[U-Boot] [PATCH v2 86/99] ram: rk3399: Add LPPDDR4-400 timings inc
Jagan Teki
jagan at amarulasolutions.com
Mon Jun 17 07:32:39 UTC 2019
LPDDR4 initialization start with at board selected frequency
and then it switches into 400MHz and 800MHz simultaneously to
make the proper sequence work on each channel with associated
training.
So, add LPDDR4-400 timings inc file in driver area so-that
these timings will take during LPDDR4 initialization phase.
Signed-off-by: Jagan Teki <jagan at amarulasolutions.com>
Signed-off-by: YouMin Chen <cym at rock-chips.com>
---
.../ram/rockchip/sdram-rk3399-lpddr4-400.inc | 1570 +++++++++++++++++
1 file changed, 1570 insertions(+)
create mode 100644 drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc
diff --git a/drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc b/drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc
new file mode 100644
index 0000000000..c50a03d9dd
--- /dev/null
+++ b/drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc
@@ -0,0 +1,1570 @@
+// SPDX-License-Identifier: GPL-2.0
+/*
+ * (C) Copyright 2019 Rockchip Electronics Co., Ltd.
+ * (C) Copyright 2019 Amarula Solutions
+ */
+
+{
+ {
+ {
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x1,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ },
+ {
+ .ddrtiminga0 = 0x80241d22,
+ .ddrtimingb0 = 0x15050f08,
+ .ddrtimingc0 = {
+ 0x00000602,
+ },
+ .devtodev0 = 0x00002122,
+ .ddrmode = {
+ 0x0000004c,
+ },
+ .agingx0 = 0x00000000,
+ }
+ },
+ {
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x1,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ },
+ {
+ .ddrtiminga0 = 0x80241d22,
+ .ddrtimingb0 = 0x15050f08,
+ .ddrtimingc0 = {
+ 0x00000602,
+ },
+ .devtodev0 = 0x00002122,
+ .ddrmode = {
+ 0x0000004c,
+ },
+ .agingx0 = 0x00000000,
+ }
+ }
+ },
+ {
+ .ddr_freq = 400 * MHz,
+ .dramtype = LPDDR4,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ },
+ {
+ {
+ 0x00000b00, /* DENALI_CTL_00_DATA */
+ 0x00000000, /* DENALI_CTL_01_DATA */
+ 0x00000000, /* DENALI_CTL_02_DATA */
+ 0x00000000, /* DENALI_CTL_03_DATA */
+ 0x00000000, /* DENALI_CTL_04_DATA */
+ 0x00013880, /* DENALI_CTL_05_DATA */
+ 0x000c3500, /* DENALI_CTL_06_DATA */
+ 0x00000005, /* DENALI_CTL_07_DATA */
+ 0x00000320, /* DENALI_CTL_08_DATA */
+ 0x00027100, /* DENALI_CTL_09_DATA */
+ 0x00186a00, /* DENALI_CTL_10_DATA */
+ 0x00000005, /* DENALI_CTL_11_DATA */
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+ 0x00002710, /* DENALI_CTL_13_DATA */
+ 0x000186a0, /* DENALI_CTL_14_DATA */
+ 0x00000005, /* DENALI_CTL_15_DATA */
+ 0x01000064, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
+ 0x02020101, /* DENALI_CTL_18_DATA */
+ 0x00000102, /* DENALI_CTL_19_DATA */
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+ 0x000000c8, /* DENALI_CTL_21_DATA */
+ 0x00000000, /* DENALI_CTL_22_DATA */
+ 0x06140000, /* DENALI_CTL_23_DATA */
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+ 0x00000000, /* DENALI_CTL_51_DATA */
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+ 0x000a0003, /* DENALI_CTL_53_DATA */
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+ 0x00000000, /* DENALI_CTL_101_DATA */
+ 0x00000000, /* DENALI_CTL_102_DATA */
+ 0x00000000, /* DENALI_CTL_103_DATA */
+ 0x00000000, /* DENALI_CTL_104_DATA */
+ 0x00000000, /* DENALI_CTL_105_DATA */
+ 0x00000000, /* DENALI_CTL_106_DATA */
+ 0x00000000, /* DENALI_CTL_107_DATA */
+ 0x00010000, /* DENALI_CTL_108_DATA */
+ 0x20040020, /* DENALI_CTL_109_DATA */
+ 0x00200400, /* DENALI_CTL_110_DATA */
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+ 0x00000b80, /* DENALI_CTL_112_DATA */
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