[PATCH 09/15] ram: k3-j721e: lpddr4_pi_macros: Fix indentation issues

Dave Gerlach d-gerlach at ti.com
Tue May 4 04:51:58 CEST 2021


Fix the indentation for certain macros to be consistent with the other
macros in the file, as the existing indentation does not make sense in
many places.

Signed-off-by: Dave Gerlach <d-gerlach at ti.com>
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 drivers/ram/k3-j721e/lpddr4_pi_macros.h | 5602 +++++++++++------------
 1 file changed, 2801 insertions(+), 2801 deletions(-)

diff --git a/drivers/ram/k3-j721e/lpddr4_pi_macros.h b/drivers/ram/k3-j721e/lpddr4_pi_macros.h
index 23b31f2f5160..abff39085feb 100644
--- a/drivers/ram/k3-j721e/lpddr4_pi_macros.h
+++ b/drivers/ram/k3-j721e/lpddr4_pi_macros.h
@@ -10,405 +10,405 @@
 #ifndef REG_LPDDR4_PI_MACROS_H_
 #define REG_LPDDR4_PI_MACROS_H_
 
-#define LPDDR4__DENALI_PI_0_READ_MASK								0x00000F01U
-#define LPDDR4__DENALI_PI_0_WRITE_MASK				               0x00000F01U
-#define LPDDR4__DENALI_PI_0__PI_START_MASK				           0x00000001U
-#define LPDDR4__DENALI_PI_0__PI_START_SHIFT								   0U
-#define LPDDR4__DENALI_PI_0__PI_START_WIDTH								   1U
-#define LPDDR4__DENALI_PI_0__PI_START_WOCLR								   0U
-#define LPDDR4__DENALI_PI_0__PI_START_WOSET								   0U
+#define LPDDR4__DENALI_PI_0_READ_MASK                                0x00000F01U
+#define LPDDR4__DENALI_PI_0_WRITE_MASK                               0x00000F01U
+#define LPDDR4__DENALI_PI_0__PI_START_MASK                           0x00000001U
+#define LPDDR4__DENALI_PI_0__PI_START_SHIFT                                   0U
+#define LPDDR4__DENALI_PI_0__PI_START_WIDTH                                   1U
+#define LPDDR4__DENALI_PI_0__PI_START_WOCLR                                   0U
+#define LPDDR4__DENALI_PI_0__PI_START_WOSET                                   0U
 #define LPDDR4__PI_START__REG DENALI_PI_0
 #define LPDDR4__PI_START__FLD LPDDR4__DENALI_PI_0__PI_START
 
-#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_MASK				      0x00000F00U
-#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_SHIFT				              8U
-#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_WIDTH				              4U
+#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_MASK                      0x00000F00U
+#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_SHIFT                              8U
+#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_WIDTH                              4U
 #define LPDDR4__PI_DRAM_CLASS__REG DENALI_PI_0
 #define LPDDR4__PI_DRAM_CLASS__FLD LPDDR4__DENALI_PI_0__PI_DRAM_CLASS
 
-#define LPDDR4__DENALI_PI_1_READ_MASK								0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_1_WRITE_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_1__PI_VERSION_0_MASK				       0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_1__PI_VERSION_0_SHIFT				               0U
-#define LPDDR4__DENALI_PI_1__PI_VERSION_0_WIDTH				              32U
+#define LPDDR4__DENALI_PI_1_READ_MASK                                0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_1_WRITE_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_1__PI_VERSION_0_MASK                       0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_1__PI_VERSION_0_SHIFT                               0U
+#define LPDDR4__DENALI_PI_1__PI_VERSION_0_WIDTH                              32U
 #define LPDDR4__PI_VERSION_0__REG DENALI_PI_1
 #define LPDDR4__PI_VERSION_0__FLD LPDDR4__DENALI_PI_1__PI_VERSION_0
 
-#define LPDDR4__DENALI_PI_2_READ_MASK								0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_2_WRITE_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_2__PI_VERSION_1_MASK				       0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_2__PI_VERSION_1_SHIFT				               0U
-#define LPDDR4__DENALI_PI_2__PI_VERSION_1_WIDTH				              32U
+#define LPDDR4__DENALI_PI_2_READ_MASK                                0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_2_WRITE_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_2__PI_VERSION_1_MASK                       0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_2__PI_VERSION_1_SHIFT                               0U
+#define LPDDR4__DENALI_PI_2__PI_VERSION_1_WIDTH                              32U
 #define LPDDR4__PI_VERSION_1__REG DENALI_PI_2
 #define LPDDR4__PI_VERSION_1__FLD LPDDR4__DENALI_PI_2__PI_VERSION_1
 
-#define LPDDR4__DENALI_PI_3_READ_MASK								0x0000FFFFU
-#define LPDDR4__DENALI_PI_3_WRITE_MASK				               0x0000FFFFU
-#define LPDDR4__DENALI_PI_3__PI_ID_MASK				              0x0000FFFFU
-#define LPDDR4__DENALI_PI_3__PI_ID_SHIFT								      0U
-#define LPDDR4__DENALI_PI_3__PI_ID_WIDTH								     16U
+#define LPDDR4__DENALI_PI_3_READ_MASK                                0x0000FFFFU
+#define LPDDR4__DENALI_PI_3_WRITE_MASK                               0x0000FFFFU
+#define LPDDR4__DENALI_PI_3__PI_ID_MASK                              0x0000FFFFU
+#define LPDDR4__DENALI_PI_3__PI_ID_SHIFT                                      0U
+#define LPDDR4__DENALI_PI_3__PI_ID_WIDTH                                     16U
 #define LPDDR4__PI_ID__REG DENALI_PI_3
 #define LPDDR4__PI_ID__FLD LPDDR4__DENALI_PI_3__PI_ID
 
-#define LPDDR4__DENALI_PI_4_READ_MASK								0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_4_WRITE_MASK				               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_4_READ_MASK                                0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_4_WRITE_MASK                               0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_MASK             0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_SHIFT				     0U
-#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_WIDTH				    32U
+#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_SHIFT                     0U
+#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_WIDTH                    32U
 #define LPDDR4__DENALI_PI_UNUSED_REG_0__REG DENALI_PI_4
 #define LPDDR4__DENALI_PI_UNUSED_REG_0__FLD LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0
 
-#define LPDDR4__DENALI_PI_5_READ_MASK								0x00010101U
-#define LPDDR4__DENALI_PI_5_WRITE_MASK				               0x00010101U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_MASK				  0x00000001U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_SHIFT				          0U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WIDTH				          1U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOCLR				          0U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOSET				          0U
+#define LPDDR4__DENALI_PI_5_READ_MASK                                0x00010101U
+#define LPDDR4__DENALI_PI_5_WRITE_MASK                               0x00010101U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_MASK                  0x00000001U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_SHIFT                          0U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WIDTH                          1U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOCLR                          0U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOSET                          0U
 #define LPDDR4__PI_NORMAL_LVL_SEQ__REG DENALI_PI_5
 #define LPDDR4__PI_NORMAL_LVL_SEQ__FLD LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ
 
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_MASK				     0x00000100U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_SHIFT				             8U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WIDTH				             1U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOCLR				             0U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOSET				             0U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_MASK                     0x00000100U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_SHIFT                             8U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WIDTH                             1U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOCLR                             0U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOSET                             0U
 #define LPDDR4__PI_INIT_LVL_EN__REG DENALI_PI_5
 #define LPDDR4__PI_INIT_LVL_EN__FLD LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN
 
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_MASK				  0x00010000U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_SHIFT				         16U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WIDTH				          1U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOCLR				          0U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOSET				          0U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_MASK                  0x00010000U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_SHIFT                         16U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WIDTH                          1U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOCLR                          0U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOSET                          0U
 #define LPDDR4__PI_NOTCARE_PHYUPD__REG DENALI_PI_5
 #define LPDDR4__PI_NOTCARE_PHYUPD__FLD LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD
 
-#define LPDDR4__DENALI_PI_6_READ_MASK								0x00FFFFFFU
-#define LPDDR4__DENALI_PI_6_WRITE_MASK				               0x00FFFFFFU
-#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_MASK				        0x0000FFFFU
-#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_SHIFT								0U
-#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_WIDTH				               16U
+#define LPDDR4__DENALI_PI_6_READ_MASK                                0x00FFFFFFU
+#define LPDDR4__DENALI_PI_6_WRITE_MASK                               0x00FFFFFFU
+#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_MASK                        0x0000FFFFU
+#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_SHIFT                                0U
+#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_WIDTH                               16U
 #define LPDDR4__PI_TCMD_GAP__REG DENALI_PI_6
 #define LPDDR4__PI_TCMD_GAP__FLD LPDDR4__DENALI_PI_6__PI_TCMD_GAP
 
-#define LPDDR4__DENALI_PI_6__PI_RESERVED0_MASK				       0x00FF0000U
-#define LPDDR4__DENALI_PI_6__PI_RESERVED0_SHIFT				              16U
-#define LPDDR4__DENALI_PI_6__PI_RESERVED0_WIDTH				               8U
+#define LPDDR4__DENALI_PI_6__PI_RESERVED0_MASK                       0x00FF0000U
+#define LPDDR4__DENALI_PI_6__PI_RESERVED0_SHIFT                              16U
+#define LPDDR4__DENALI_PI_6__PI_RESERVED0_WIDTH                               8U
 #define LPDDR4__PI_RESERVED0__REG DENALI_PI_6
 #define LPDDR4__PI_RESERVED0__FLD LPDDR4__DENALI_PI_6__PI_RESERVED0
 
 #define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_MASK              0x01000000U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_SHIFT				     24U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WIDTH				      1U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOCLR				      0U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOSET				      0U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_SHIFT                     24U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WIDTH                      1U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOCLR                      0U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOSET                      0U
 #define LPDDR4__PI_TRAIN_ALL_FREQ_REQ__REG DENALI_PI_6
 #define LPDDR4__PI_TRAIN_ALL_FREQ_REQ__FLD LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ
 
-#define LPDDR4__DENALI_PI_7_READ_MASK								0x01010301U
-#define LPDDR4__DENALI_PI_7_WRITE_MASK				               0x01010301U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_MASK				     0x00000001U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_SHIFT				             0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WIDTH				             1U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOCLR				             0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOSET				             0U
+#define LPDDR4__DENALI_PI_7_READ_MASK                                0x01010301U
+#define LPDDR4__DENALI_PI_7_WRITE_MASK                               0x01010301U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_MASK                     0x00000001U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_SHIFT                             0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WIDTH                             1U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOCLR                             0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOSET                             0U
 #define LPDDR4__PI_DFI_VERSION__REG DENALI_PI_7
 #define LPDDR4__PI_DFI_VERSION__FLD LPDDR4__DENALI_PI_7__PI_DFI_VERSION
 
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_MASK				0x00000300U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_SHIFT				        8U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_WIDTH				        2U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_MASK                0x00000300U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_SHIFT                        8U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_WIDTH                        2U
 #define LPDDR4__PI_DFI_PHYMSTR_TYPE__REG DENALI_PI_7
 #define LPDDR4__PI_DFI_PHYMSTR_TYPE__FLD LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE
 
 #define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_MASK          0x00010000U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_SHIFT				 16U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WIDTH				  1U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOCLR				  0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOSET				  0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_SHIFT                 16U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WIDTH                  1U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOCLR                  0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOSET                  0U
 #define LPDDR4__PI_DFI_PHYMSTR_CS_STATE_R__REG DENALI_PI_7
 #define LPDDR4__PI_DFI_PHYMSTR_CS_STATE_R__FLD LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R
 
 #define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_MASK         0x01000000U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_SHIFT				24U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WIDTH				 1U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOCLR				 0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOSET				 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_SHIFT                24U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WIDTH                 1U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOCLR                 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOSET                 0U
 #define LPDDR4__PI_DFI_PHYMSTR_STATE_SEL_R__REG DENALI_PI_7
 #define LPDDR4__PI_DFI_PHYMSTR_STATE_SEL_R__FLD LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R
 
-#define LPDDR4__DENALI_PI_8_READ_MASK								0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_8_WRITE_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_MASK				0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_SHIFT				        0U
-#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_WIDTH				       32U
+#define LPDDR4__DENALI_PI_8_READ_MASK                                0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_8_WRITE_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_MASK                0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_SHIFT                        0U
+#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_WIDTH                       32U
 #define LPDDR4__PI_TDFI_PHYMSTR_MAX__REG DENALI_PI_8
 #define LPDDR4__PI_TDFI_PHYMSTR_MAX__FLD LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX
 
-#define LPDDR4__DENALI_PI_9_READ_MASK								0x000FFFFFU
-#define LPDDR4__DENALI_PI_9_WRITE_MASK				               0x000FFFFFU
+#define LPDDR4__DENALI_PI_9_READ_MASK                                0x000FFFFFU
+#define LPDDR4__DENALI_PI_9_WRITE_MASK                               0x000FFFFFU
 #define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_MASK               0x000FFFFFU
-#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_SHIFT				       0U
-#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_WIDTH				      20U
+#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_SHIFT                       0U
+#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_WIDTH                      20U
 #define LPDDR4__PI_TDFI_PHYMSTR_RESP__REG DENALI_PI_9
 #define LPDDR4__PI_TDFI_PHYMSTR_RESP__FLD LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP
 
-#define LPDDR4__DENALI_PI_10_READ_MASK				               0x000FFFFFU
-#define LPDDR4__DENALI_PI_10_WRITE_MASK				              0x000FFFFFU
+#define LPDDR4__DENALI_PI_10_READ_MASK                               0x000FFFFFU
+#define LPDDR4__DENALI_PI_10_WRITE_MASK                              0x000FFFFFU
 #define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_MASK               0x000FFFFFU
-#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_SHIFT				       0U
-#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_WIDTH				      20U
+#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_SHIFT                       0U
+#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_WIDTH                      20U
 #define LPDDR4__PI_TDFI_PHYUPD_RESP__REG DENALI_PI_10
 #define LPDDR4__PI_TDFI_PHYUPD_RESP__FLD LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP
 
-#define LPDDR4__DENALI_PI_11_READ_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_11_WRITE_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_MASK				0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_SHIFT				        0U
-#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_WIDTH				       32U
+#define LPDDR4__DENALI_PI_11_READ_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_11_WRITE_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_MASK                0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_SHIFT                        0U
+#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_WIDTH                       32U
 #define LPDDR4__PI_TDFI_PHYUPD_MAX__REG DENALI_PI_11
 #define LPDDR4__PI_TDFI_PHYUPD_MAX__FLD LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX
 
-#define LPDDR4__DENALI_PI_12_READ_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_12_WRITE_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_MASK				       0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_SHIFT				               0U
-#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_WIDTH				              32U
+#define LPDDR4__DENALI_PI_12_READ_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_12_WRITE_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_MASK                       0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_SHIFT                               0U
+#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_WIDTH                              32U
 #define LPDDR4__PI_FREQ_MAP__REG DENALI_PI_12
 #define LPDDR4__PI_FREQ_MAP__FLD LPDDR4__DENALI_PI_12__PI_FREQ_MAP
 
-#define LPDDR4__DENALI_PI_13_READ_MASK				               0x0101011FU
-#define LPDDR4__DENALI_PI_13_WRITE_MASK				              0x0101011FU
-#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_MASK				 0x0000001FU
-#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_SHIFT				         0U
-#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_WIDTH				         5U
+#define LPDDR4__DENALI_PI_13_READ_MASK                               0x0101011FU
+#define LPDDR4__DENALI_PI_13_WRITE_MASK                              0x0101011FU
+#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_MASK                 0x0000001FU
+#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_SHIFT                         0U
+#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_WIDTH                         5U
 #define LPDDR4__PI_INIT_WORK_FREQ__REG DENALI_PI_13
 #define LPDDR4__PI_INIT_WORK_FREQ__FLD LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ
 
 #define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_MASK            0x00000100U
-#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_SHIFT				    8U
-#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_WIDTH				    1U
-#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_WOCLR				    0U
-#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_WOSET				    0U
+#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_SHIFT                    8U
+#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_WIDTH                    1U
+#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_WOCLR                    0U
+#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_WOSET                    0U
 #define LPDDR4__PI_INIT_DFS_CALVL_ONLY__REG DENALI_PI_13
 #define LPDDR4__PI_INIT_DFS_CALVL_ONLY__FLD LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY
 
-#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_MASK				       0x00010000U
-#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_SHIFT				              16U
-#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_WIDTH				               1U
-#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_WOCLR				               0U
-#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_WOSET				               0U
+#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_MASK                       0x00010000U
+#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_SHIFT                              16U
+#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_WIDTH                               1U
+#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_WOCLR                               0U
+#define LPDDR4__DENALI_PI_13__PI_SW_RST_N_WOSET                               0U
 #define LPDDR4__PI_SW_RST_N__REG DENALI_PI_13
 #define LPDDR4__PI_SW_RST_N__FLD LPDDR4__DENALI_PI_13__PI_SW_RST_N
 
-#define LPDDR4__DENALI_PI_13__PI_RESERVED1_MASK				      0x01000000U
-#define LPDDR4__DENALI_PI_13__PI_RESERVED1_SHIFT				             24U
-#define LPDDR4__DENALI_PI_13__PI_RESERVED1_WIDTH				              1U
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+#define LPDDR4__DENALI_PI_13__PI_RESERVED1_MASK                      0x01000000U
+#define LPDDR4__DENALI_PI_13__PI_RESERVED1_SHIFT                             24U
+#define LPDDR4__DENALI_PI_13__PI_RESERVED1_WIDTH                              1U
+#define LPDDR4__DENALI_PI_13__PI_RESERVED1_WOCLR                              0U
+#define LPDDR4__DENALI_PI_13__PI_RESERVED1_WOSET                              0U
 #define LPDDR4__PI_RESERVED1__REG DENALI_PI_13
 #define LPDDR4__PI_RESERVED1__FLD LPDDR4__DENALI_PI_13__PI_RESERVED1
 
-#define LPDDR4__DENALI_PI_14_READ_MASK				               0x0F011F0FU
-#define LPDDR4__DENALI_PI_14_WRITE_MASK				              0x0F011F0FU
-#define LPDDR4__DENALI_PI_14__PI_CS_MAP_MASK				         0x0000000FU
-#define LPDDR4__DENALI_PI_14__PI_CS_MAP_SHIFT								 0U
-#define LPDDR4__DENALI_PI_14__PI_CS_MAP_WIDTH								 4U
+#define LPDDR4__DENALI_PI_14_READ_MASK                               0x0F011F0FU
+#define LPDDR4__DENALI_PI_14_WRITE_MASK                              0x0F011F0FU
+#define LPDDR4__DENALI_PI_14__PI_CS_MAP_MASK                         0x0000000FU
+#define LPDDR4__DENALI_PI_14__PI_CS_MAP_SHIFT                                 0U
+#define LPDDR4__DENALI_PI_14__PI_CS_MAP_WIDTH                                 4U
 #define LPDDR4__PI_CS_MAP__REG DENALI_PI_14
 #define LPDDR4__PI_CS_MAP__FLD LPDDR4__DENALI_PI_14__PI_CS_MAP
 
 #define LPDDR4__DENALI_PI_14__PI_RANK_NUM_PER_CKE_MASK               0x00001F00U
-#define LPDDR4__DENALI_PI_14__PI_RANK_NUM_PER_CKE_SHIFT				       8U
-#define LPDDR4__DENALI_PI_14__PI_RANK_NUM_PER_CKE_WIDTH				       5U
+#define LPDDR4__DENALI_PI_14__PI_RANK_NUM_PER_CKE_SHIFT                       8U
+#define LPDDR4__DENALI_PI_14__PI_RANK_NUM_PER_CKE_WIDTH                       5U
 #define LPDDR4__PI_RANK_NUM_PER_CKE__REG DENALI_PI_14
 #define LPDDR4__PI_RANK_NUM_PER_CKE__FLD LPDDR4__DENALI_PI_14__PI_RANK_NUM_PER_CKE
 
 #define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_MASK           0x00010000U
-#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_SHIFT				  16U
-#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_WIDTH				   1U
-#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_WOCLR				   0U
-#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_WOSET				   0U
+#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_SHIFT                  16U
+#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_WIDTH                   1U
+#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_WOCLR                   0U
+#define LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN_WOSET                   0U
 #define LPDDR4__PI_SRX_LVL_TARGET_CS_EN__REG DENALI_PI_14
 #define LPDDR4__PI_SRX_LVL_TARGET_CS_EN__FLD LPDDR4__DENALI_PI_14__PI_SRX_LVL_TARGET_CS_EN
 
-#define LPDDR4__DENALI_PI_14__PI_TMRR_MASK				           0x0F000000U
-#define LPDDR4__DENALI_PI_14__PI_TMRR_SHIFT								  24U
-#define LPDDR4__DENALI_PI_14__PI_TMRR_WIDTH								   4U
+#define LPDDR4__DENALI_PI_14__PI_TMRR_MASK                           0x0F000000U
+#define LPDDR4__DENALI_PI_14__PI_TMRR_SHIFT                                  24U
+#define LPDDR4__DENALI_PI_14__PI_TMRR_WIDTH                                   4U
 #define LPDDR4__PI_TMRR__REG DENALI_PI_14
 #define LPDDR4__PI_TMRR__FLD LPDDR4__DENALI_PI_14__PI_TMRR
 
-#define LPDDR4__DENALI_PI_15_READ_MASK				               0x00010103U
-#define LPDDR4__DENALI_PI_15_WRITE_MASK				              0x00010103U
+#define LPDDR4__DENALI_PI_15_READ_MASK                               0x00010103U
+#define LPDDR4__DENALI_PI_15_WRITE_MASK                              0x00010103U
 #define LPDDR4__DENALI_PI_15__PI_PREAMBLE_SUPPORT_MASK               0x00000003U
-#define LPDDR4__DENALI_PI_15__PI_PREAMBLE_SUPPORT_SHIFT				       0U
-#define LPDDR4__DENALI_PI_15__PI_PREAMBLE_SUPPORT_WIDTH				       2U
+#define LPDDR4__DENALI_PI_15__PI_PREAMBLE_SUPPORT_SHIFT                       0U
+#define LPDDR4__DENALI_PI_15__PI_PREAMBLE_SUPPORT_WIDTH                       2U
 #define LPDDR4__PI_PREAMBLE_SUPPORT__REG DENALI_PI_15
 #define LPDDR4__PI_PREAMBLE_SUPPORT__FLD LPDDR4__DENALI_PI_15__PI_PREAMBLE_SUPPORT
 
 #define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_MASK            0x00000100U
-#define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_SHIFT				    8U
-#define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_WIDTH				    1U
-#define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_WOCLR				    0U
-#define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_WOSET				    0U
+#define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_SHIFT                    8U
+#define LPDDR4__DENALI_PI_15__PI_MCAREF_FORWARD_ONLY_WIDTH                    1U
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 #define LPDDR4__PI_SW_RDLVL_RESP_2__REG DENALI_PI_19
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 #define LPDDR4__PI_SW_RDLVL_RESP_3__REG DENALI_PI_19
 #define LPDDR4__PI_SW_RDLVL_RESP_3__FLD LPDDR4__DENALI_PI_19__PI_SW_RDLVL_RESP_3
 
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+#define LPDDR4__DENALI_PI_23__PI_SWLVL_RD_SLICE_2_WOCLR                       0U
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@@ -485,26 +485,26 @@
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 #define LPDDR4__PI_SWLVL_WR_SLICE_3__REG DENALI_PI_23
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+#define LPDDR4__DENALI_PI_28__PI_WRLVL_ON_SREF_EXIT_WIDTH                     1U
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+#define LPDDR4__DENALI_PI_28__PI_WRLVL_ON_SREF_EXIT_WOSET                     0U
 #define LPDDR4__PI_WRLVL_ON_SREF_EXIT__REG DENALI_PI_28
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+#define LPDDR4__DENALI_PI_33__PI_WRLVL_STROBE_NUM_WIDTH                       5U
 #define LPDDR4__PI_WRLVL_STROBE_NUM__REG DENALI_PI_33
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 #define LPDDR4__PI_RDLVL_REQ__REG DENALI_PI_34
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+#define LPDDR4__DENALI_PI_34__PI_RDLVL_GATE_REQ_MASK                 0x00000100U
+#define LPDDR4__DENALI_PI_34__PI_RDLVL_GATE_REQ_SHIFT                         8U
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 #define LPDDR4__PI_RDLVL_GATE_REQ__REG DENALI_PI_34
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 #define LPDDR4__PI_RDLVL_GATE_PERIODIC__REG DENALI_PI_44
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 #define LPDDR4__PI_RDLVL_GATE_ON_SREF_EXIT__REG DENALI_PI_44
 #define LPDDR4__PI_RDLVL_GATE_ON_SREF_EXIT__FLD LPDDR4__DENALI_PI_44__PI_RDLVL_GATE_ON_SREF_EXIT
 
 #define LPDDR4__DENALI_PI_44__PI_RDLVL_GATE_DISABLE_DFS_MASK         0x00010000U
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 #define LPDDR4__PI_RDLVL_GATE_ROTATE__REG DENALI_PI_45
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 #define LPDDR4__PI_RDLVL_CS_MAP__REG DENALI_PI_45
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 #define LPDDR4__PI_RDLVL_GATE_CS_MAP__REG DENALI_PI_45
 #define LPDDR4__PI_RDLVL_GATE_CS_MAP__FLD LPDDR4__DENALI_PI_45__PI_RDLVL_GATE_CS_MAP
 
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+#define LPDDR4__DENALI_PI_47__PI_TDFI_RDLVL_RESP_WIDTH                       32U
 #define LPDDR4__PI_TDFI_RDLVL_RESP__REG DENALI_PI_47
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+#define LPDDR4__DENALI_PI_48__PI_RDLVL_RESP_MASK_SHIFT                        0U
+#define LPDDR4__DENALI_PI_48__PI_RDLVL_RESP_MASK_WIDTH                        4U
 #define LPDDR4__PI_RDLVL_RESP_MASK__REG DENALI_PI_48
 #define LPDDR4__PI_RDLVL_RESP_MASK__FLD LPDDR4__DENALI_PI_48__PI_RDLVL_RESP_MASK
 
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+#define LPDDR4__DENALI_PI_48__PI_TDFI_RDLVL_EN_WIDTH                          8U
 #define LPDDR4__PI_TDFI_RDLVL_EN__REG DENALI_PI_48
 #define LPDDR4__PI_TDFI_RDLVL_EN__FLD LPDDR4__DENALI_PI_48__PI_TDFI_RDLVL_EN
 
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+#define LPDDR4__DENALI_PI_49__PI_TDFI_RDLVL_MAX_MASK                 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_49__PI_TDFI_RDLVL_MAX_SHIFT                         0U
+#define LPDDR4__DENALI_PI_49__PI_TDFI_RDLVL_MAX_WIDTH                        32U
 #define LPDDR4__PI_TDFI_RDLVL_MAX__REG DENALI_PI_49
 #define LPDDR4__PI_TDFI_RDLVL_MAX__FLD LPDDR4__DENALI_PI_49__PI_TDFI_RDLVL_MAX
 
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 #define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_MASK             0x00000001U
-#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_SHIFT				     0U
-#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_WIDTH				     1U
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-#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_WOSET				     0U
+#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_SHIFT                     0U
+#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_WIDTH                     1U
+#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_WOCLR                     0U
+#define LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS_WOSET                     0U
 #define LPDDR4__PI_RDLVL_ERROR_STATUS__REG DENALI_PI_50
 #define LPDDR4__PI_RDLVL_ERROR_STATUS__FLD LPDDR4__DENALI_PI_50__PI_RDLVL_ERROR_STATUS
 
-#define LPDDR4__DENALI_PI_50__PI_RDLVL_INTERVAL_MASK				 0x00FFFF00U
-#define LPDDR4__DENALI_PI_50__PI_RDLVL_INTERVAL_SHIFT				         8U
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+#define LPDDR4__DENALI_PI_50__PI_RDLVL_INTERVAL_MASK                 0x00FFFF00U
+#define LPDDR4__DENALI_PI_50__PI_RDLVL_INTERVAL_SHIFT                         8U
+#define LPDDR4__DENALI_PI_50__PI_RDLVL_INTERVAL_WIDTH                        16U
 #define LPDDR4__PI_RDLVL_INTERVAL__REG DENALI_PI_50
 #define LPDDR4__PI_RDLVL_INTERVAL__FLD LPDDR4__DENALI_PI_50__PI_RDLVL_INTERVAL
 
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-#define LPDDR4__DENALI_PI_51_WRITE_MASK				              0x0F0FFFFFU
+#define LPDDR4__DENALI_PI_51_READ_MASK                               0x0F0FFFFFU
+#define LPDDR4__DENALI_PI_51_WRITE_MASK                              0x0F0FFFFFU
 #define LPDDR4__DENALI_PI_51__PI_RDLVL_GATE_INTERVAL_MASK            0x0000FFFFU
-#define LPDDR4__DENALI_PI_51__PI_RDLVL_GATE_INTERVAL_SHIFT				    0U
-#define LPDDR4__DENALI_PI_51__PI_RDLVL_GATE_INTERVAL_WIDTH				   16U
+#define LPDDR4__DENALI_PI_51__PI_RDLVL_GATE_INTERVAL_SHIFT                    0U
+#define LPDDR4__DENALI_PI_51__PI_RDLVL_GATE_INTERVAL_WIDTH                   16U
 #define LPDDR4__PI_RDLVL_GATE_INTERVAL__REG DENALI_PI_51
 #define LPDDR4__PI_RDLVL_GATE_INTERVAL__FLD LPDDR4__DENALI_PI_51__PI_RDLVL_GATE_INTERVAL
 
 #define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_START_MASK            0x000F0000U
-#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_START_SHIFT				   16U
-#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_START_WIDTH				    4U
+#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_START_SHIFT                   16U
+#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_START_WIDTH                    4U
 #define LPDDR4__PI_RDLVL_PATTERN_START__REG DENALI_PI_51
 #define LPDDR4__PI_RDLVL_PATTERN_START__FLD LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_START
 
 #define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_NUM_MASK              0x0F000000U
-#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_NUM_SHIFT				     24U
-#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_NUM_WIDTH				      4U
+#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_NUM_SHIFT                     24U
+#define LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_NUM_WIDTH                      4U
 #define LPDDR4__PI_RDLVL_PATTERN_NUM__REG DENALI_PI_51
 #define LPDDR4__PI_RDLVL_PATTERN_NUM__FLD LPDDR4__DENALI_PI_51__PI_RDLVL_PATTERN_NUM
 
-#define LPDDR4__DENALI_PI_52_READ_MASK				               0x01011F1FU
-#define LPDDR4__DENALI_PI_52_WRITE_MASK				              0x01011F1FU
+#define LPDDR4__DENALI_PI_52_READ_MASK                               0x01011F1FU
+#define LPDDR4__DENALI_PI_52_WRITE_MASK                              0x01011F1FU
 #define LPDDR4__DENALI_PI_52__PI_RDLVL_STROBE_NUM_MASK               0x0000001FU
-#define LPDDR4__DENALI_PI_52__PI_RDLVL_STROBE_NUM_SHIFT				       0U
-#define LPDDR4__DENALI_PI_52__PI_RDLVL_STROBE_NUM_WIDTH				       5U
+#define LPDDR4__DENALI_PI_52__PI_RDLVL_STROBE_NUM_SHIFT                       0U
+#define LPDDR4__DENALI_PI_52__PI_RDLVL_STROBE_NUM_WIDTH                       5U
 #define LPDDR4__PI_RDLVL_STROBE_NUM__REG DENALI_PI_52
 #define LPDDR4__PI_RDLVL_STROBE_NUM__FLD LPDDR4__DENALI_PI_52__PI_RDLVL_STROBE_NUM
 
 #define LPDDR4__DENALI_PI_52__PI_RDLVL_GATE_STROBE_NUM_MASK          0x00001F00U
-#define LPDDR4__DENALI_PI_52__PI_RDLVL_GATE_STROBE_NUM_SHIFT				  8U
-#define LPDDR4__DENALI_PI_52__PI_RDLVL_GATE_STROBE_NUM_WIDTH				  5U
+#define LPDDR4__DENALI_PI_52__PI_RDLVL_GATE_STROBE_NUM_SHIFT                  8U
+#define LPDDR4__DENALI_PI_52__PI_RDLVL_GATE_STROBE_NUM_WIDTH                  5U
 #define LPDDR4__PI_RDLVL_GATE_STROBE_NUM__REG DENALI_PI_52
 #define LPDDR4__PI_RDLVL_GATE_STROBE_NUM__FLD LPDDR4__DENALI_PI_52__PI_RDLVL_GATE_STROBE_NUM
 
 #define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_MASK        0x00010000U
 #define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_SHIFT               16U
-#define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_WIDTH				1U
-#define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_WOCLR				0U
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+#define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_WIDTH                1U
+#define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_WOCLR                0U
+#define LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN_WOSET                0U
 #define LPDDR4__PI_RD_PREAMBLE_TRAINING_EN__REG DENALI_PI_52
 #define LPDDR4__PI_RD_PREAMBLE_TRAINING_EN__FLD LPDDR4__DENALI_PI_52__PI_RD_PREAMBLE_TRAINING_EN
 
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+#define LPDDR4__DENALI_PI_57__PI_TDFI_CALVL_RESP_SHIFT                        0U
+#define LPDDR4__DENALI_PI_57__PI_TDFI_CALVL_RESP_WIDTH                       32U
 #define LPDDR4__PI_TDFI_CALVL_RESP__REG DENALI_PI_57
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+#define LPDDR4__DENALI_PI_58_WRITE_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_58__PI_TDFI_CALVL_MAX_MASK                 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_58__PI_TDFI_CALVL_MAX_SHIFT                         0U
+#define LPDDR4__DENALI_PI_58__PI_TDFI_CALVL_MAX_WIDTH                        32U
 #define LPDDR4__PI_TDFI_CALVL_MAX__REG DENALI_PI_58
 #define LPDDR4__PI_TDFI_CALVL_MAX__FLD LPDDR4__DENALI_PI_58__PI_TDFI_CALVL_MAX
 
-#define LPDDR4__DENALI_PI_59_READ_MASK				               0xFFFF0301U
-#define LPDDR4__DENALI_PI_59_WRITE_MASK				              0xFFFF0301U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_MASK				0x00000001U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_SHIFT				        0U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_WIDTH				        1U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_WOCLR				        0U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_WOSET				        0U
+#define LPDDR4__DENALI_PI_59_READ_MASK                               0xFFFF0301U
+#define LPDDR4__DENALI_PI_59_WRITE_MASK                              0xFFFF0301U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_MASK                0x00000001U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_SHIFT                        0U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_WIDTH                        1U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_WOCLR                        0U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK_WOSET                        0U
 #define LPDDR4__PI_CALVL_RESP_MASK__REG DENALI_PI_59
 #define LPDDR4__PI_CALVL_RESP_MASK__FLD LPDDR4__DENALI_PI_59__PI_CALVL_RESP_MASK
 
 #define LPDDR4__DENALI_PI_59__PI_CALVL_ERROR_STATUS_MASK             0x00000300U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_ERROR_STATUS_SHIFT				     8U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_ERROR_STATUS_WIDTH				     2U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_ERROR_STATUS_SHIFT                     8U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_ERROR_STATUS_WIDTH                     2U
 #define LPDDR4__PI_CALVL_ERROR_STATUS__REG DENALI_PI_59
 #define LPDDR4__PI_CALVL_ERROR_STATUS__FLD LPDDR4__DENALI_PI_59__PI_CALVL_ERROR_STATUS
 
-#define LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL_MASK				 0xFFFF0000U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL_SHIFT				        16U
-#define LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL_WIDTH				        16U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL_MASK                 0xFFFF0000U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL_SHIFT                        16U
+#define LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL_WIDTH                        16U
 #define LPDDR4__PI_CALVL_INTERVAL__REG DENALI_PI_59
 #define LPDDR4__PI_CALVL_INTERVAL__FLD LPDDR4__DENALI_PI_59__PI_CALVL_INTERVAL
 
-#define LPDDR4__DENALI_PI_60_READ_MASK				               0x1F1F3F1FU
-#define LPDDR4__DENALI_PI_60_WRITE_MASK				              0x1F1F3F1FU
-#define LPDDR4__DENALI_PI_60__PI_TCACKEL_MASK				        0x0000001FU
-#define LPDDR4__DENALI_PI_60__PI_TCACKEL_SHIFT								0U
-#define LPDDR4__DENALI_PI_60__PI_TCACKEL_WIDTH								5U
+#define LPDDR4__DENALI_PI_60_READ_MASK                               0x1F1F3F1FU
+#define LPDDR4__DENALI_PI_60_WRITE_MASK                              0x1F1F3F1FU
+#define LPDDR4__DENALI_PI_60__PI_TCACKEL_MASK                        0x0000001FU
+#define LPDDR4__DENALI_PI_60__PI_TCACKEL_SHIFT                                0U
+#define LPDDR4__DENALI_PI_60__PI_TCACKEL_WIDTH                                5U
 #define LPDDR4__PI_TCACKEL__REG DENALI_PI_60
 #define LPDDR4__PI_TCACKEL__FLD LPDDR4__DENALI_PI_60__PI_TCACKEL
 
-#define LPDDR4__DENALI_PI_60__PI_TCAMRD_MASK				         0x00003F00U
-#define LPDDR4__DENALI_PI_60__PI_TCAMRD_SHIFT								 8U
-#define LPDDR4__DENALI_PI_60__PI_TCAMRD_WIDTH								 6U
+#define LPDDR4__DENALI_PI_60__PI_TCAMRD_MASK                         0x00003F00U
+#define LPDDR4__DENALI_PI_60__PI_TCAMRD_SHIFT                                 8U
+#define LPDDR4__DENALI_PI_60__PI_TCAMRD_WIDTH                                 6U
 #define LPDDR4__PI_TCAMRD__REG DENALI_PI_60
 #define LPDDR4__PI_TCAMRD__FLD LPDDR4__DENALI_PI_60__PI_TCAMRD
 
-#define LPDDR4__DENALI_PI_60__PI_TCACKEH_MASK				        0x001F0000U
-#define LPDDR4__DENALI_PI_60__PI_TCACKEH_SHIFT				               16U
-#define LPDDR4__DENALI_PI_60__PI_TCACKEH_WIDTH								5U
+#define LPDDR4__DENALI_PI_60__PI_TCACKEH_MASK                        0x001F0000U
+#define LPDDR4__DENALI_PI_60__PI_TCACKEH_SHIFT                               16U
+#define LPDDR4__DENALI_PI_60__PI_TCACKEH_WIDTH                                5U
 #define LPDDR4__PI_TCACKEH__REG DENALI_PI_60
 #define LPDDR4__PI_TCACKEH__FLD LPDDR4__DENALI_PI_60__PI_TCACKEH
 
-#define LPDDR4__DENALI_PI_60__PI_TCAEXT_MASK				         0x1F000000U
-#define LPDDR4__DENALI_PI_60__PI_TCAEXT_SHIFT								24U
-#define LPDDR4__DENALI_PI_60__PI_TCAEXT_WIDTH								 5U
+#define LPDDR4__DENALI_PI_60__PI_TCAEXT_MASK                         0x1F000000U
+#define LPDDR4__DENALI_PI_60__PI_TCAEXT_SHIFT                                24U
+#define LPDDR4__DENALI_PI_60__PI_TCAEXT_WIDTH                                 5U
 #define LPDDR4__PI_TCAEXT__REG DENALI_PI_60
 #define LPDDR4__PI_TCAEXT__FLD LPDDR4__DENALI_PI_60__PI_TCAEXT
 
-#define LPDDR4__DENALI_PI_61_READ_MASK				               0xFF0F0F01U
-#define LPDDR4__DENALI_PI_61_WRITE_MASK				              0xFF0F0F01U
+#define LPDDR4__DENALI_PI_61_READ_MASK                               0xFF0F0F01U
+#define LPDDR4__DENALI_PI_61_WRITE_MASK                              0xFF0F0F01U
 #define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_MASK               0x00000001U
-#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_SHIFT				       0U
-#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_WIDTH				       1U
-#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_WOCLR				       0U
-#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_WOSET				       0U
+#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_SHIFT                       0U
+#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_WIDTH                       1U
+#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_WOCLR                       0U
+#define LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN_WOSET                       0U
 #define LPDDR4__PI_CA_TRAIN_VREF_EN__REG DENALI_PI_61
 #define LPDDR4__PI_CA_TRAIN_VREF_EN__FLD LPDDR4__DENALI_PI_61__PI_CA_TRAIN_VREF_EN
 
@@ -1195,42 +1195,42 @@
 #define LPDDR4__PI_CALVL_VREF_NORMAL_STEPSIZE__FLD LPDDR4__DENALI_PI_61__PI_CALVL_VREF_NORMAL_STEPSIZE
 
 #define LPDDR4__DENALI_PI_61__PI_TDFI_INIT_START_MIN_MASK            0xFF000000U
-#define LPDDR4__DENALI_PI_61__PI_TDFI_INIT_START_MIN_SHIFT				   24U
-#define LPDDR4__DENALI_PI_61__PI_TDFI_INIT_START_MIN_WIDTH				    8U
+#define LPDDR4__DENALI_PI_61__PI_TDFI_INIT_START_MIN_SHIFT                   24U
+#define LPDDR4__DENALI_PI_61__PI_TDFI_INIT_START_MIN_WIDTH                    8U
 #define LPDDR4__PI_TDFI_INIT_START_MIN__REG DENALI_PI_61
 #define LPDDR4__PI_TDFI_INIT_START_MIN__FLD LPDDR4__DENALI_PI_61__PI_TDFI_INIT_START_MIN
 
-#define LPDDR4__DENALI_PI_62_READ_MASK				               0x7F1F0FFFU
-#define LPDDR4__DENALI_PI_62_WRITE_MASK				              0x7F1F0FFFU
+#define LPDDR4__DENALI_PI_62_READ_MASK                               0x7F1F0FFFU
+#define LPDDR4__DENALI_PI_62_WRITE_MASK                              0x7F1F0FFFU
 #define LPDDR4__DENALI_PI_62__PI_TDFI_INIT_COMPLETE_MIN_MASK         0x000000FFU
-#define LPDDR4__DENALI_PI_62__PI_TDFI_INIT_COMPLETE_MIN_SHIFT				 0U
-#define LPDDR4__DENALI_PI_62__PI_TDFI_INIT_COMPLETE_MIN_WIDTH				 8U
+#define LPDDR4__DENALI_PI_62__PI_TDFI_INIT_COMPLETE_MIN_SHIFT                 0U
+#define LPDDR4__DENALI_PI_62__PI_TDFI_INIT_COMPLETE_MIN_WIDTH                 8U
 #define LPDDR4__PI_TDFI_INIT_COMPLETE_MIN__REG DENALI_PI_62
 #define LPDDR4__PI_TDFI_INIT_COMPLETE_MIN__FLD LPDDR4__DENALI_PI_62__PI_TDFI_INIT_COMPLETE_MIN
 
-#define LPDDR4__DENALI_PI_62__PI_TCKCKEH_MASK				        0x00000F00U
-#define LPDDR4__DENALI_PI_62__PI_TCKCKEH_SHIFT								8U
-#define LPDDR4__DENALI_PI_62__PI_TCKCKEH_WIDTH								4U
+#define LPDDR4__DENALI_PI_62__PI_TCKCKEH_MASK                        0x00000F00U
+#define LPDDR4__DENALI_PI_62__PI_TCKCKEH_SHIFT                                8U
+#define LPDDR4__DENALI_PI_62__PI_TCKCKEH_WIDTH                                4U
 #define LPDDR4__PI_TCKCKEH__REG DENALI_PI_62
 #define LPDDR4__PI_TCKCKEH__FLD LPDDR4__DENALI_PI_62__PI_TCKCKEH
 
 #define LPDDR4__DENALI_PI_62__PI_CALVL_STROBE_NUM_MASK               0x001F0000U
-#define LPDDR4__DENALI_PI_62__PI_CALVL_STROBE_NUM_SHIFT				      16U
-#define LPDDR4__DENALI_PI_62__PI_CALVL_STROBE_NUM_WIDTH				       5U
+#define LPDDR4__DENALI_PI_62__PI_CALVL_STROBE_NUM_SHIFT                      16U
+#define LPDDR4__DENALI_PI_62__PI_CALVL_STROBE_NUM_WIDTH                       5U
 #define LPDDR4__PI_CALVL_STROBE_NUM__REG DENALI_PI_62
 #define LPDDR4__PI_CALVL_STROBE_NUM__FLD LPDDR4__DENALI_PI_62__PI_CALVL_STROBE_NUM
 
 #define LPDDR4__DENALI_PI_62__PI_SW_CA_TRAIN_VREF_MASK               0x7F000000U
-#define LPDDR4__DENALI_PI_62__PI_SW_CA_TRAIN_VREF_SHIFT				      24U
-#define LPDDR4__DENALI_PI_62__PI_SW_CA_TRAIN_VREF_WIDTH				       7U
+#define LPDDR4__DENALI_PI_62__PI_SW_CA_TRAIN_VREF_SHIFT                      24U
+#define LPDDR4__DENALI_PI_62__PI_SW_CA_TRAIN_VREF_WIDTH                       7U
 #define LPDDR4__PI_SW_CA_TRAIN_VREF__REG DENALI_PI_62
 #define LPDDR4__PI_SW_CA_TRAIN_VREF__FLD LPDDR4__DENALI_PI_62__PI_SW_CA_TRAIN_VREF
 
-#define LPDDR4__DENALI_PI_63_READ_MASK				               0x0101FFFFU
-#define LPDDR4__DENALI_PI_63_WRITE_MASK				              0x0101FFFFU
+#define LPDDR4__DENALI_PI_63_READ_MASK                               0x0101FFFFU
+#define LPDDR4__DENALI_PI_63_WRITE_MASK                              0x0101FFFFU
 #define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_MASK        0x000000FFU
-#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_SHIFT				0U
-#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_WIDTH				8U
+#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_SHIFT                0U
+#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_WIDTH                8U
 #define LPDDR4__PI_CLKDISABLE_2_INIT_START__REG DENALI_PI_63
 #define LPDDR4__PI_CLKDISABLE_2_INIT_START__FLD LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START
 
@@ -1256,8 +1256,8 @@
 #define LPDDR4__PI_REFRESH_BETWEEN_SEGMENT_DISABLE__REG DENALI_PI_63
 #define LPDDR4__PI_REFRESH_BETWEEN_SEGMENT_DISABLE__FLD LPDDR4__DENALI_PI_63__PI_REFRESH_BETWEEN_SEGMENT_DISABLE
 
-#define LPDDR4__DENALI_PI_64_READ_MASK				               0x00FFFF01U
-#define LPDDR4__DENALI_PI_64_WRITE_MASK				              0x00FFFF01U
+#define LPDDR4__DENALI_PI_64_READ_MASK                               0x00FFFF01U
+#define LPDDR4__DENALI_PI_64_WRITE_MASK                              0x00FFFF01U
 #define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_MASK      0x00000001U
 #define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_SHIFT              0U
 #define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_WIDTH              1U
@@ -1267,60 +1267,60 @@
 #define LPDDR4__PI_MC_DFS_PI_SET_VREF_ENABLE__FLD LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE
 
 #define LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK_MASK            0x00FFFF00U
-#define LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK_SHIFT				    8U
-#define LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK_WIDTH				   16U
+#define LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK_SHIFT                    8U
+#define LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK_WIDTH                   16U
 #define LPDDR4__PI_FSM_ERROR_INFO_MASK__REG DENALI_PI_64
 #define LPDDR4__PI_FSM_ERROR_INFO_MASK__FLD LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK
 
-#define LPDDR4__DENALI_PI_65_READ_MASK				               0xFFFF0000U
-#define LPDDR4__DENALI_PI_65_WRITE_MASK				              0xFFFF0000U
+#define LPDDR4__DENALI_PI_65_READ_MASK                               0xFFFF0000U
+#define LPDDR4__DENALI_PI_65_WRITE_MASK                              0xFFFF0000U
 #define LPDDR4__DENALI_PI_65__PI_SC_FSM_ERROR_INFO_WOCLR_MASK        0x0000FFFFU
-#define LPDDR4__DENALI_PI_65__PI_SC_FSM_ERROR_INFO_WOCLR_SHIFT				0U
+#define LPDDR4__DENALI_PI_65__PI_SC_FSM_ERROR_INFO_WOCLR_SHIFT                0U
 #define LPDDR4__DENALI_PI_65__PI_SC_FSM_ERROR_INFO_WOCLR_WIDTH               16U
 #define LPDDR4__PI_SC_FSM_ERROR_INFO_WOCLR__REG DENALI_PI_65
 #define LPDDR4__PI_SC_FSM_ERROR_INFO_WOCLR__FLD LPDDR4__DENALI_PI_65__PI_SC_FSM_ERROR_INFO_WOCLR
 
-#define LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO_MASK				 0xFFFF0000U
-#define LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO_SHIFT				        16U
-#define LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO_WIDTH				        16U
+#define LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO_MASK                 0xFFFF0000U
+#define LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO_SHIFT                        16U
+#define LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO_WIDTH                        16U
 #define LPDDR4__PI_FSM_ERROR_INFO__REG DENALI_PI_65
 #define LPDDR4__PI_FSM_ERROR_INFO__FLD LPDDR4__DENALI_PI_65__PI_FSM_ERROR_INFO
 
-#define LPDDR4__DENALI_PI_66_READ_MASK				               0x010F0701U
-#define LPDDR4__DENALI_PI_66_WRITE_MASK				              0x010F0701U
-#define LPDDR4__DENALI_PI_66__PI_WDQLVL_VREF_EN_MASK				 0x00000001U
-#define LPDDR4__DENALI_PI_66__PI_WDQLVL_VREF_EN_SHIFT				         0U
-#define LPDDR4__DENALI_PI_66__PI_WDQLVL_VREF_EN_WIDTH				         1U
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 #define LPDDR4__PI_WDQLVL_BST_NUM__REG DENALI_PI_66
 #define LPDDR4__PI_WDQLVL_BST_NUM__FLD LPDDR4__DENALI_PI_66__PI_WDQLVL_BST_NUM
 
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 #define LPDDR4__PI_WDQLVL_RESP_MASK__REG DENALI_PI_66
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+#define LPDDR4__DENALI_PI_67__PI_WDQLVL_CS_MAP_SHIFT                          0U
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 #define LPDDR4__PI_WDQLVL_CS_MAP__REG DENALI_PI_67
 #define LPDDR4__PI_WDQLVL_CS_MAP__FLD LPDDR4__DENALI_PI_67__PI_WDQLVL_CS_MAP
 
@@ -1336,831 +1336,831 @@
 #define LPDDR4__PI_WDQLVL_VREF_NORMAL_STEPSIZE__REG DENALI_PI_67
 #define LPDDR4__PI_WDQLVL_VREF_NORMAL_STEPSIZE__FLD LPDDR4__DENALI_PI_67__PI_WDQLVL_VREF_NORMAL_STEPSIZE
 
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 #define LPDDR4__PI_WDQLVL_REQ__FLD LPDDR4__DENALI_PI_68__PI_WDQLVL_REQ
 
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+#define LPDDR4__DENALI_PI_68__PI_WDQLVL_CS_WIDTH                              2U
 #define LPDDR4__PI_WDQLVL_CS__REG DENALI_PI_68
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 #define LPDDR4__PI_TDFI_WDQLVL_EN__REG DENALI_PI_68
 #define LPDDR4__PI_TDFI_WDQLVL_EN__FLD LPDDR4__DENALI_PI_68__PI_TDFI_WDQLVL_EN
 
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+#define LPDDR4__DENALI_PI_69_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_69__PI_TDFI_WDQLVL_RESP_MASK               0xFFFFFFFFU
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 #define LPDDR4__PI_TDFI_WDQLVL_RESP__REG DENALI_PI_69
 #define LPDDR4__PI_TDFI_WDQLVL_RESP__FLD LPDDR4__DENALI_PI_69__PI_TDFI_WDQLVL_RESP
 
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+#define LPDDR4__DENALI_PI_70__PI_TDFI_WDQLVL_MAX_MASK                0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_70__PI_TDFI_WDQLVL_MAX_WIDTH                       32U
 #define LPDDR4__PI_TDFI_WDQLVL_MAX__REG DENALI_PI_70
 #define LPDDR4__PI_TDFI_WDQLVL_MAX__FLD LPDDR4__DENALI_PI_70__PI_TDFI_WDQLVL_MAX
 
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+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_INTERVAL_SHIFT                        0U
+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_INTERVAL_WIDTH                       16U
 #define LPDDR4__PI_WDQLVL_INTERVAL__REG DENALI_PI_71
 #define LPDDR4__PI_WDQLVL_INTERVAL__FLD LPDDR4__DENALI_PI_71__PI_WDQLVL_INTERVAL
 
 #define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_MASK            0x00010000U
-#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_SHIFT				   16U
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+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WIDTH                    1U
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+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WOSET                    0U
 #define LPDDR4__PI_WDQLVL_ON_SREF_EXIT__REG DENALI_PI_71
 #define LPDDR4__PI_WDQLVL_ON_SREF_EXIT__FLD LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT
 
 #define LPDDR4__DENALI_PI_71__PI_WDQLVL_DISABLE_DFS_MASK             0x01000000U
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 #define LPDDR4__PI_WDQLVL_DISABLE_DFS__REG DENALI_PI_71
 #define LPDDR4__PI_WDQLVL_DISABLE_DFS__FLD LPDDR4__DENALI_PI_71__PI_WDQLVL_DISABLE_DFS
 
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+#define LPDDR4__DENALI_PI_72_READ_MASK                               0x01010103U
+#define LPDDR4__DENALI_PI_72_WRITE_MASK                              0x01010103U
 #define LPDDR4__DENALI_PI_72__PI_WDQLVL_ERROR_STATUS_MASK            0x00000003U
-#define LPDDR4__DENALI_PI_72__PI_WDQLVL_ERROR_STATUS_SHIFT				    0U
-#define LPDDR4__DENALI_PI_72__PI_WDQLVL_ERROR_STATUS_WIDTH				    2U
+#define LPDDR4__DENALI_PI_72__PI_WDQLVL_ERROR_STATUS_SHIFT                    0U
+#define LPDDR4__DENALI_PI_72__PI_WDQLVL_ERROR_STATUS_WIDTH                    2U
 #define LPDDR4__PI_WDQLVL_ERROR_STATUS__REG DENALI_PI_72
 #define LPDDR4__PI_WDQLVL_ERROR_STATUS__FLD LPDDR4__DENALI_PI_72__PI_WDQLVL_ERROR_STATUS
 
-#define LPDDR4__DENALI_PI_72__PI_WDQLVL_OSC_EN_MASK				  0x00000100U
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+#define LPDDR4__DENALI_PI_72__PI_WDQLVL_OSC_EN_MASK                  0x00000100U
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 #define LPDDR4__PI_INT_STATUS__REG DENALI_PI_79
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 #define LPDDR4__PI_INT_MASK__REG DENALI_PI_81
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+#define LPDDR4__DENALI_PI_84__PI_BIST_EXP_DATA_2_MASK                0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_85__PI_BIST_EXP_DATA_3_SHIFT                        0U
+#define LPDDR4__DENALI_PI_85__PI_BIST_EXP_DATA_3_WIDTH                       32U
 #define LPDDR4__PI_BIST_EXP_DATA_3__REG DENALI_PI_85
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 #define LPDDR4__DENALI_PI_86__PI_BIST_FAIL_DATA_0_MASK               0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_86__PI_BIST_FAIL_DATA_0_WIDTH                      32U
 #define LPDDR4__PI_BIST_FAIL_DATA_0__REG DENALI_PI_86
 #define LPDDR4__PI_BIST_FAIL_DATA_0__FLD LPDDR4__DENALI_PI_86__PI_BIST_FAIL_DATA_0
 
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+#define LPDDR4__DENALI_PI_87_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_SHIFT				       0U
-#define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_WIDTH				      32U
+#define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_SHIFT                       0U
+#define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_WIDTH                      32U
 #define LPDDR4__PI_BIST_FAIL_DATA_1__REG DENALI_PI_87
 #define LPDDR4__PI_BIST_FAIL_DATA_1__FLD LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1
 
-#define LPDDR4__DENALI_PI_88_READ_MASK				               0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_88_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_SHIFT				       0U
-#define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_WIDTH				      32U
+#define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_SHIFT                       0U
+#define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_WIDTH                      32U
 #define LPDDR4__PI_BIST_FAIL_DATA_2__REG DENALI_PI_88
 #define LPDDR4__PI_BIST_FAIL_DATA_2__FLD LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2
 
-#define LPDDR4__DENALI_PI_89_READ_MASK				               0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_89_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_89__PI_BIST_FAIL_DATA_3_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_89__PI_BIST_FAIL_DATA_3_SHIFT				       0U
-#define LPDDR4__DENALI_PI_89__PI_BIST_FAIL_DATA_3_WIDTH				      32U
+#define LPDDR4__DENALI_PI_89__PI_BIST_FAIL_DATA_3_SHIFT                       0U
+#define LPDDR4__DENALI_PI_89__PI_BIST_FAIL_DATA_3_WIDTH                      32U
 #define LPDDR4__PI_BIST_FAIL_DATA_3__REG DENALI_PI_89
 #define LPDDR4__PI_BIST_FAIL_DATA_3__FLD LPDDR4__DENALI_PI_89__PI_BIST_FAIL_DATA_3
 
-#define LPDDR4__DENALI_PI_90_READ_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_90_WRITE_MASK				              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_90_READ_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_90_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0_SHIFT				       0U
-#define LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0_WIDTH				      32U
+#define LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0_SHIFT                       0U
+#define LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0_WIDTH                      32U
 #define LPDDR4__PI_BIST_FAIL_ADDR_0__REG DENALI_PI_90
 #define LPDDR4__PI_BIST_FAIL_ADDR_0__FLD LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0
 
-#define LPDDR4__DENALI_PI_91_READ_MASK				               0x011F1F07U
-#define LPDDR4__DENALI_PI_91_WRITE_MASK				              0x011F1F07U
+#define LPDDR4__DENALI_PI_91_READ_MASK                               0x011F1F07U
+#define LPDDR4__DENALI_PI_91_WRITE_MASK                              0x011F1F07U
 #define LPDDR4__DENALI_PI_91__PI_BIST_FAIL_ADDR_1_MASK               0x00000007U
-#define LPDDR4__DENALI_PI_91__PI_BIST_FAIL_ADDR_1_SHIFT				       0U
-#define LPDDR4__DENALI_PI_91__PI_BIST_FAIL_ADDR_1_WIDTH				       3U
+#define LPDDR4__DENALI_PI_91__PI_BIST_FAIL_ADDR_1_SHIFT                       0U
+#define LPDDR4__DENALI_PI_91__PI_BIST_FAIL_ADDR_1_WIDTH                       3U
 #define LPDDR4__PI_BIST_FAIL_ADDR_1__REG DENALI_PI_91
 #define LPDDR4__PI_BIST_FAIL_ADDR_1__FLD LPDDR4__DENALI_PI_91__PI_BIST_FAIL_ADDR_1
 
-#define LPDDR4__DENALI_PI_91__PI_BSTLEN_MASK				         0x00001F00U
-#define LPDDR4__DENALI_PI_91__PI_BSTLEN_SHIFT								 8U
-#define LPDDR4__DENALI_PI_91__PI_BSTLEN_WIDTH								 5U
+#define LPDDR4__DENALI_PI_91__PI_BSTLEN_MASK                         0x00001F00U
+#define LPDDR4__DENALI_PI_91__PI_BSTLEN_SHIFT                                 8U
+#define LPDDR4__DENALI_PI_91__PI_BSTLEN_WIDTH                                 5U
 #define LPDDR4__PI_BSTLEN__REG DENALI_PI_91
 #define LPDDR4__PI_BSTLEN__FLD LPDDR4__DENALI_PI_91__PI_BSTLEN
 
-#define LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK_MASK				0x001F0000U
-#define LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK_SHIFT				       16U
-#define LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK_WIDTH				        5U
+#define LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK_MASK                0x001F0000U
+#define LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK_SHIFT                       16U
+#define LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK_WIDTH                        5U
 #define LPDDR4__PI_LONG_COUNT_MASK__REG DENALI_PI_91
 #define LPDDR4__PI_LONG_COUNT_MASK__FLD LPDDR4__DENALI_PI_91__PI_LONG_COUNT_MASK
 
-#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_MASK				    0x01000000U
-#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_SHIFT				           24U
-#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_WIDTH				            1U
-#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_WOCLR				            0U
-#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_WOSET				            0U
+#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_MASK                    0x01000000U
+#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_SHIFT                           24U
+#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_WIDTH                            1U
+#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_WOCLR                            0U
+#define LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN_WOSET                            0U
 #define LPDDR4__PI_CMD_SWAP_EN__REG DENALI_PI_91
 #define LPDDR4__PI_CMD_SWAP_EN__FLD LPDDR4__DENALI_PI_91__PI_CMD_SWAP_EN
 
-#define LPDDR4__DENALI_PI_92_READ_MASK				               0x03030301U
-#define LPDDR4__DENALI_PI_92_WRITE_MASK				              0x03030301U
+#define LPDDR4__DENALI_PI_92_READ_MASK                               0x03030301U
+#define LPDDR4__DENALI_PI_92_WRITE_MASK                              0x03030301U
 #define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_MASK              0x00000001U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_SHIFT				      0U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_WIDTH				      1U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_WOCLR				      0U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_WOSET				      0U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_SHIFT                      0U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_WIDTH                      1U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_WOCLR                      0U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN_WOSET                      0U
 #define LPDDR4__PI_DATA_BYTE_SWAP_EN__REG DENALI_PI_92
 #define LPDDR4__PI_DATA_BYTE_SWAP_EN__FLD LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_EN
 
 #define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE0_MASK          0x00000300U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE0_SHIFT				  8U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE0_WIDTH				  2U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE0_SHIFT                  8U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE0_WIDTH                  2U
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE0__REG DENALI_PI_92
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE0__FLD LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE0
 
 #define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE1_MASK          0x00030000U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE1_SHIFT				 16U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE1_WIDTH				  2U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE1_SHIFT                 16U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE1_WIDTH                  2U
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE1__REG DENALI_PI_92
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE1__FLD LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE1
 
 #define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE2_MASK          0x03000000U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE2_SHIFT				 24U
-#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE2_WIDTH				  2U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE2_SHIFT                 24U
+#define LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE2_WIDTH                  2U
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE2__REG DENALI_PI_92
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE2__FLD LPDDR4__DENALI_PI_92__PI_DATA_BYTE_SWAP_SLICE2
 
-#define LPDDR4__DENALI_PI_93_READ_MASK				               0x03FF0103U
-#define LPDDR4__DENALI_PI_93_WRITE_MASK				              0x03FF0103U
+#define LPDDR4__DENALI_PI_93_READ_MASK                               0x03FF0103U
+#define LPDDR4__DENALI_PI_93_WRITE_MASK                              0x03FF0103U
 #define LPDDR4__DENALI_PI_93__PI_DATA_BYTE_SWAP_SLICE3_MASK          0x00000003U
-#define LPDDR4__DENALI_PI_93__PI_DATA_BYTE_SWAP_SLICE3_SHIFT				  0U
-#define LPDDR4__DENALI_PI_93__PI_DATA_BYTE_SWAP_SLICE3_WIDTH				  2U
+#define LPDDR4__DENALI_PI_93__PI_DATA_BYTE_SWAP_SLICE3_SHIFT                  0U
+#define LPDDR4__DENALI_PI_93__PI_DATA_BYTE_SWAP_SLICE3_WIDTH                  2U
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE3__REG DENALI_PI_93
 #define LPDDR4__PI_DATA_BYTE_SWAP_SLICE3__FLD LPDDR4__DENALI_PI_93__PI_DATA_BYTE_SWAP_SLICE3
 
 #define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_MASK        0x00000100U
-#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_SHIFT				8U
-#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WIDTH				1U
-#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WOCLR				0U
-#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WOSET				0U
+#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_SHIFT                8U
+#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WIDTH                1U
+#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WOCLR                0U
+#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WOSET                0U
 #define LPDDR4__PI_CTRLUPD_REQ_PER_AREF_EN__REG DENALI_PI_93
 #define LPDDR4__PI_CTRLUPD_REQ_PER_AREF_EN__FLD LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN
 
 #define LPDDR4__DENALI_PI_93__PI_TDFI_CTRLUPD_MIN_MASK               0x00FF0000U
-#define LPDDR4__DENALI_PI_93__PI_TDFI_CTRLUPD_MIN_SHIFT				      16U
-#define LPDDR4__DENALI_PI_93__PI_TDFI_CTRLUPD_MIN_WIDTH				       8U
+#define LPDDR4__DENALI_PI_93__PI_TDFI_CTRLUPD_MIN_SHIFT                      16U
+#define LPDDR4__DENALI_PI_93__PI_TDFI_CTRLUPD_MIN_WIDTH                       8U
 #define LPDDR4__PI_TDFI_CTRLUPD_MIN__REG DENALI_PI_93
 #define LPDDR4__PI_TDFI_CTRLUPD_MIN__FLD LPDDR4__DENALI_PI_93__PI_TDFI_CTRLUPD_MIN
 
 #define LPDDR4__DENALI_PI_93__PI_UPDATE_ERROR_STATUS_MASK            0x03000000U
-#define LPDDR4__DENALI_PI_93__PI_UPDATE_ERROR_STATUS_SHIFT				   24U
-#define LPDDR4__DENALI_PI_93__PI_UPDATE_ERROR_STATUS_WIDTH				    2U
+#define LPDDR4__DENALI_PI_93__PI_UPDATE_ERROR_STATUS_SHIFT                   24U
+#define LPDDR4__DENALI_PI_93__PI_UPDATE_ERROR_STATUS_WIDTH                    2U
 #define LPDDR4__PI_UPDATE_ERROR_STATUS__REG DENALI_PI_93
 #define LPDDR4__PI_UPDATE_ERROR_STATUS__FLD LPDDR4__DENALI_PI_93__PI_UPDATE_ERROR_STATUS
 
-#define LPDDR4__DENALI_PI_94_READ_MASK				               0x013F0301U
-#define LPDDR4__DENALI_PI_94_WRITE_MASK				              0x013F0301U
-#define LPDDR4__DENALI_PI_94__PI_BIST_GO_MASK				        0x00000001U
-#define LPDDR4__DENALI_PI_94__PI_BIST_GO_SHIFT								0U
-#define LPDDR4__DENALI_PI_94__PI_BIST_GO_WIDTH								1U
-#define LPDDR4__DENALI_PI_94__PI_BIST_GO_WOCLR								0U
-#define LPDDR4__DENALI_PI_94__PI_BIST_GO_WOSET								0U
+#define LPDDR4__DENALI_PI_94_READ_MASK                               0x013F0301U
+#define LPDDR4__DENALI_PI_94_WRITE_MASK                              0x013F0301U
+#define LPDDR4__DENALI_PI_94__PI_BIST_GO_MASK                        0x00000001U
+#define LPDDR4__DENALI_PI_94__PI_BIST_GO_SHIFT                                0U
+#define LPDDR4__DENALI_PI_94__PI_BIST_GO_WIDTH                                1U
+#define LPDDR4__DENALI_PI_94__PI_BIST_GO_WOCLR                                0U
+#define LPDDR4__DENALI_PI_94__PI_BIST_GO_WOSET                                0U
 #define LPDDR4__PI_BIST_GO__REG DENALI_PI_94
 #define LPDDR4__PI_BIST_GO__FLD LPDDR4__DENALI_PI_94__PI_BIST_GO
 
-#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_MASK				    0x00000300U
-#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_SHIFT				            8U
-#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_WIDTH				            2U
+#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_MASK                    0x00000300U
+#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_SHIFT                            8U
+#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_WIDTH                            2U
 #define LPDDR4__PI_BIST_RESULT__REG DENALI_PI_94
 #define LPDDR4__PI_BIST_RESULT__FLD LPDDR4__DENALI_PI_94__PI_BIST_RESULT
 
-#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_MASK				     0x003F0000U
-#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_SHIFT				            16U
-#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_WIDTH				             6U
+#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_MASK                     0x003F0000U
+#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_SHIFT                            16U
+#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_WIDTH                             6U
 #define LPDDR4__PI_ADDR_SPACE__REG DENALI_PI_94
 #define LPDDR4__PI_ADDR_SPACE__FLD LPDDR4__DENALI_PI_94__PI_ADDR_SPACE
 
-#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_MASK				0x01000000U
-#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_SHIFT				       24U
-#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_WIDTH				        1U
-#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_WOCLR				        0U
-#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_WOSET				        0U
+#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_MASK                0x01000000U
+#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_SHIFT                       24U
+#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_WIDTH                        1U
+#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_WOCLR                        0U
+#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_WOSET                        0U
 #define LPDDR4__PI_BIST_DATA_CHECK__REG DENALI_PI_94
 #define LPDDR4__PI_BIST_DATA_CHECK__FLD LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK
 
-#define LPDDR4__DENALI_PI_95_READ_MASK				               0x00000001U
-#define LPDDR4__DENALI_PI_95_WRITE_MASK				              0x00000001U
-#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_MASK				0x00000001U
-#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_SHIFT				        0U
-#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_WIDTH				        1U
-#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_WOCLR				        0U
-#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_WOSET				        0U
+#define LPDDR4__DENALI_PI_95_READ_MASK                               0x00000001U
+#define LPDDR4__DENALI_PI_95_WRITE_MASK                              0x00000001U
+#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_MASK                0x00000001U
+#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_SHIFT                        0U
+#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_WIDTH                        1U
+#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_WOCLR                        0U
+#define LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK_WOSET                        0U
 #define LPDDR4__PI_BIST_ADDR_CHECK__REG DENALI_PI_95
 #define LPDDR4__PI_BIST_ADDR_CHECK__FLD LPDDR4__DENALI_PI_95__PI_BIST_ADDR_CHECK
 
-#define LPDDR4__DENALI_PI_96_READ_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_96_WRITE_MASK				              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_96_READ_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_96_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_MASK           0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_SHIFT				   0U
-#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_WIDTH				  32U
+#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_SHIFT                   0U
+#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_WIDTH                  32U
 #define LPDDR4__PI_BIST_START_ADDRESS_0__REG DENALI_PI_96
 #define LPDDR4__PI_BIST_START_ADDRESS_0__FLD LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0
 
-#define LPDDR4__DENALI_PI_97_READ_MASK				               0x0000FF07U
-#define LPDDR4__DENALI_PI_97_WRITE_MASK				              0x0000FF07U
+#define LPDDR4__DENALI_PI_97_READ_MASK                               0x0000FF07U
+#define LPDDR4__DENALI_PI_97_WRITE_MASK                              0x0000FF07U
 #define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_MASK           0x00000007U
-#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_SHIFT				   0U
-#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_WIDTH				   3U
+#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_SHIFT                   0U
+#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_WIDTH                   3U
 #define LPDDR4__PI_BIST_START_ADDRESS_1__REG DENALI_PI_97
 #define LPDDR4__PI_BIST_START_ADDRESS_1__FLD LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1
 
 #define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_MASK             0x0000FF00U
-#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_SHIFT				     8U
-#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_WIDTH				     8U
+#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_SHIFT                     8U
+#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_WIDTH                     8U
 #define LPDDR4__PI_MBIST_INIT_PATTERN__REG DENALI_PI_97
 #define LPDDR4__PI_MBIST_INIT_PATTERN__FLD LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN
 
-#define LPDDR4__DENALI_PI_98_READ_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_98_WRITE_MASK				              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_98_READ_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_98_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0_SHIFT				       0U
-#define LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0_WIDTH				      32U
+#define LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0_SHIFT                       0U
+#define LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0_WIDTH                      32U
 #define LPDDR4__PI_BIST_DATA_MASK_0__REG DENALI_PI_98
 #define LPDDR4__PI_BIST_DATA_MASK_0__FLD LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0
 
-#define LPDDR4__DENALI_PI_99_READ_MASK				               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_99_WRITE_MASK				              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_99_READ_MASK                               0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_99_WRITE_MASK                              0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_99__PI_BIST_DATA_MASK_1_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_99__PI_BIST_DATA_MASK_1_SHIFT				       0U
-#define LPDDR4__DENALI_PI_99__PI_BIST_DATA_MASK_1_WIDTH				      32U
+#define LPDDR4__DENALI_PI_99__PI_BIST_DATA_MASK_1_SHIFT                       0U
+#define LPDDR4__DENALI_PI_99__PI_BIST_DATA_MASK_1_WIDTH                      32U
 #define LPDDR4__PI_BIST_DATA_MASK_1__REG DENALI_PI_99
 #define LPDDR4__PI_BIST_DATA_MASK_1__FLD LPDDR4__DENALI_PI_99__PI_BIST_DATA_MASK_1
 
-#define LPDDR4__DENALI_PI_100_READ_MASK				              0x0FFF0FFFU
-#define LPDDR4__DENALI_PI_100_WRITE_MASK				             0x0FFF0FFFU
-#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT_MASK				0x00000FFFU
-#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT_SHIFT				        0U
-#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT_WIDTH				       12U
+#define LPDDR4__DENALI_PI_100_READ_MASK                              0x0FFF0FFFU
+#define LPDDR4__DENALI_PI_100_WRITE_MASK                             0x0FFF0FFFU
+#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT_MASK                0x00000FFFU
+#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT_SHIFT                        0U
+#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT_WIDTH                       12U
 #define LPDDR4__PI_BIST_ERR_COUNT__REG DENALI_PI_100
 #define LPDDR4__PI_BIST_ERR_COUNT__FLD LPDDR4__DENALI_PI_100__PI_BIST_ERR_COUNT
 
-#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP_MASK				 0x0FFF0000U
-#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP_SHIFT				        16U
-#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP_WIDTH				        12U
+#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP_MASK                 0x0FFF0000U
+#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP_SHIFT                        16U
+#define LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP_WIDTH                        12U
 #define LPDDR4__PI_BIST_ERR_STOP__REG DENALI_PI_100
 #define LPDDR4__PI_BIST_ERR_STOP__FLD LPDDR4__DENALI_PI_100__PI_BIST_ERR_STOP
 
-#define LPDDR4__DENALI_PI_101_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_101_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_101_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_101_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_101__PI_BIST_ADDR_MASK_0_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_101__PI_BIST_ADDR_MASK_0_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_101__PI_BIST_ADDR_MASK_0_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_101__PI_BIST_ADDR_MASK_0_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_101__PI_BIST_ADDR_MASK_0_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_0_0__REG DENALI_PI_101
 #define LPDDR4__PI_BIST_ADDR_MASK_0_0__FLD LPDDR4__DENALI_PI_101__PI_BIST_ADDR_MASK_0_0
 
-#define LPDDR4__DENALI_PI_102_READ_MASK				              0x0000000FU
-#define LPDDR4__DENALI_PI_102_WRITE_MASK				             0x0000000FU
+#define LPDDR4__DENALI_PI_102_READ_MASK                              0x0000000FU
+#define LPDDR4__DENALI_PI_102_WRITE_MASK                             0x0000000FU
 #define LPDDR4__DENALI_PI_102__PI_BIST_ADDR_MASK_0_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_102__PI_BIST_ADDR_MASK_0_1_SHIFT				    0U
-#define LPDDR4__DENALI_PI_102__PI_BIST_ADDR_MASK_0_1_WIDTH				    4U
+#define LPDDR4__DENALI_PI_102__PI_BIST_ADDR_MASK_0_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_102__PI_BIST_ADDR_MASK_0_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_0_1__REG DENALI_PI_102
 #define LPDDR4__PI_BIST_ADDR_MASK_0_1__FLD LPDDR4__DENALI_PI_102__PI_BIST_ADDR_MASK_0_1
 
-#define LPDDR4__DENALI_PI_103_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_103_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_103_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_103_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_103__PI_BIST_ADDR_MASK_1_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_103__PI_BIST_ADDR_MASK_1_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_103__PI_BIST_ADDR_MASK_1_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_103__PI_BIST_ADDR_MASK_1_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_103__PI_BIST_ADDR_MASK_1_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_1_0__REG DENALI_PI_103
 #define LPDDR4__PI_BIST_ADDR_MASK_1_0__FLD LPDDR4__DENALI_PI_103__PI_BIST_ADDR_MASK_1_0
 
-#define LPDDR4__DENALI_PI_104_READ_MASK				              0x0000000FU
-#define LPDDR4__DENALI_PI_104_WRITE_MASK				             0x0000000FU
+#define LPDDR4__DENALI_PI_104_READ_MASK                              0x0000000FU
+#define LPDDR4__DENALI_PI_104_WRITE_MASK                             0x0000000FU
 #define LPDDR4__DENALI_PI_104__PI_BIST_ADDR_MASK_1_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_104__PI_BIST_ADDR_MASK_1_1_SHIFT				    0U
-#define LPDDR4__DENALI_PI_104__PI_BIST_ADDR_MASK_1_1_WIDTH				    4U
+#define LPDDR4__DENALI_PI_104__PI_BIST_ADDR_MASK_1_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_104__PI_BIST_ADDR_MASK_1_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_1_1__REG DENALI_PI_104
 #define LPDDR4__PI_BIST_ADDR_MASK_1_1__FLD LPDDR4__DENALI_PI_104__PI_BIST_ADDR_MASK_1_1
 
-#define LPDDR4__DENALI_PI_105_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_105_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_105_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_105_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_105__PI_BIST_ADDR_MASK_2_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_105__PI_BIST_ADDR_MASK_2_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_105__PI_BIST_ADDR_MASK_2_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_105__PI_BIST_ADDR_MASK_2_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_105__PI_BIST_ADDR_MASK_2_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_2_0__REG DENALI_PI_105
 #define LPDDR4__PI_BIST_ADDR_MASK_2_0__FLD LPDDR4__DENALI_PI_105__PI_BIST_ADDR_MASK_2_0
 
-#define LPDDR4__DENALI_PI_106_READ_MASK				              0x0000000FU
-#define LPDDR4__DENALI_PI_106_WRITE_MASK				             0x0000000FU
+#define LPDDR4__DENALI_PI_106_READ_MASK                              0x0000000FU
+#define LPDDR4__DENALI_PI_106_WRITE_MASK                             0x0000000FU
 #define LPDDR4__DENALI_PI_106__PI_BIST_ADDR_MASK_2_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_106__PI_BIST_ADDR_MASK_2_1_SHIFT				    0U
-#define LPDDR4__DENALI_PI_106__PI_BIST_ADDR_MASK_2_1_WIDTH				    4U
+#define LPDDR4__DENALI_PI_106__PI_BIST_ADDR_MASK_2_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_106__PI_BIST_ADDR_MASK_2_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_2_1__REG DENALI_PI_106
 #define LPDDR4__PI_BIST_ADDR_MASK_2_1__FLD LPDDR4__DENALI_PI_106__PI_BIST_ADDR_MASK_2_1
 
-#define LPDDR4__DENALI_PI_107_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_107_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_107_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_107_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_107__PI_BIST_ADDR_MASK_3_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_107__PI_BIST_ADDR_MASK_3_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_107__PI_BIST_ADDR_MASK_3_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_107__PI_BIST_ADDR_MASK_3_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_107__PI_BIST_ADDR_MASK_3_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_3_0__REG DENALI_PI_107
 #define LPDDR4__PI_BIST_ADDR_MASK_3_0__FLD LPDDR4__DENALI_PI_107__PI_BIST_ADDR_MASK_3_0
 
-#define LPDDR4__DENALI_PI_108_READ_MASK				              0x0000000FU
-#define LPDDR4__DENALI_PI_108_WRITE_MASK				             0x0000000FU
+#define LPDDR4__DENALI_PI_108_READ_MASK                              0x0000000FU
+#define LPDDR4__DENALI_PI_108_WRITE_MASK                             0x0000000FU
 #define LPDDR4__DENALI_PI_108__PI_BIST_ADDR_MASK_3_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_108__PI_BIST_ADDR_MASK_3_1_SHIFT				    0U
-#define LPDDR4__DENALI_PI_108__PI_BIST_ADDR_MASK_3_1_WIDTH				    4U
+#define LPDDR4__DENALI_PI_108__PI_BIST_ADDR_MASK_3_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_108__PI_BIST_ADDR_MASK_3_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_3_1__REG DENALI_PI_108
 #define LPDDR4__PI_BIST_ADDR_MASK_3_1__FLD LPDDR4__DENALI_PI_108__PI_BIST_ADDR_MASK_3_1
 
-#define LPDDR4__DENALI_PI_109_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_109_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_109_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_109_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_109__PI_BIST_ADDR_MASK_4_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_109__PI_BIST_ADDR_MASK_4_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_109__PI_BIST_ADDR_MASK_4_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_109__PI_BIST_ADDR_MASK_4_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_109__PI_BIST_ADDR_MASK_4_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_4_0__REG DENALI_PI_109
 #define LPDDR4__PI_BIST_ADDR_MASK_4_0__FLD LPDDR4__DENALI_PI_109__PI_BIST_ADDR_MASK_4_0
 
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 #define LPDDR4__DENALI_PI_110__PI_BIST_ADDR_MASK_4_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_110__PI_BIST_ADDR_MASK_4_1_SHIFT				    0U
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+#define LPDDR4__DENALI_PI_110__PI_BIST_ADDR_MASK_4_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_110__PI_BIST_ADDR_MASK_4_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_4_1__REG DENALI_PI_110
 #define LPDDR4__PI_BIST_ADDR_MASK_4_1__FLD LPDDR4__DENALI_PI_110__PI_BIST_ADDR_MASK_4_1
 
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 #define LPDDR4__DENALI_PI_111__PI_BIST_ADDR_MASK_5_0_MASK            0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_111__PI_BIST_ADDR_MASK_5_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_111__PI_BIST_ADDR_MASK_5_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_5_0__REG DENALI_PI_111
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+#define LPDDR4__DENALI_PI_112__PI_BIST_ADDR_MASK_5_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_5_1__REG DENALI_PI_112
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+#define LPDDR4__DENALI_PI_113__PI_BIST_ADDR_MASK_6_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_113__PI_BIST_ADDR_MASK_6_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_6_0__REG DENALI_PI_113
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+#define LPDDR4__DENALI_PI_114__PI_BIST_ADDR_MASK_6_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_114__PI_BIST_ADDR_MASK_6_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_6_1__REG DENALI_PI_114
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 #define LPDDR4__DENALI_PI_115__PI_BIST_ADDR_MASK_7_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_115__PI_BIST_ADDR_MASK_7_0_SHIFT				    0U
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+#define LPDDR4__DENALI_PI_115__PI_BIST_ADDR_MASK_7_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_115__PI_BIST_ADDR_MASK_7_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_7_0__REG DENALI_PI_115
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-#define LPDDR4__DENALI_PI_116__PI_BIST_ADDR_MASK_7_1_SHIFT				    0U
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+#define LPDDR4__DENALI_PI_116__PI_BIST_ADDR_MASK_7_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_116__PI_BIST_ADDR_MASK_7_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_7_1__REG DENALI_PI_116
 #define LPDDR4__PI_BIST_ADDR_MASK_7_1__FLD LPDDR4__DENALI_PI_116__PI_BIST_ADDR_MASK_7_1
 
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-#define LPDDR4__DENALI_PI_117_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_117_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_117_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_117__PI_BIST_ADDR_MASK_8_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_117__PI_BIST_ADDR_MASK_8_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_117__PI_BIST_ADDR_MASK_8_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_117__PI_BIST_ADDR_MASK_8_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_117__PI_BIST_ADDR_MASK_8_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_8_0__REG DENALI_PI_117
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+#define LPDDR4__DENALI_PI_118_WRITE_MASK                             0x0000000FU
 #define LPDDR4__DENALI_PI_118__PI_BIST_ADDR_MASK_8_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_118__PI_BIST_ADDR_MASK_8_1_SHIFT				    0U
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+#define LPDDR4__DENALI_PI_118__PI_BIST_ADDR_MASK_8_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_118__PI_BIST_ADDR_MASK_8_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_8_1__REG DENALI_PI_118
 #define LPDDR4__PI_BIST_ADDR_MASK_8_1__FLD LPDDR4__DENALI_PI_118__PI_BIST_ADDR_MASK_8_1
 
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-#define LPDDR4__DENALI_PI_119_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_119_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_119_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_119__PI_BIST_ADDR_MASK_9_0_MASK            0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_119__PI_BIST_ADDR_MASK_9_0_SHIFT				    0U
-#define LPDDR4__DENALI_PI_119__PI_BIST_ADDR_MASK_9_0_WIDTH				   32U
+#define LPDDR4__DENALI_PI_119__PI_BIST_ADDR_MASK_9_0_SHIFT                    0U
+#define LPDDR4__DENALI_PI_119__PI_BIST_ADDR_MASK_9_0_WIDTH                   32U
 #define LPDDR4__PI_BIST_ADDR_MASK_9_0__REG DENALI_PI_119
 #define LPDDR4__PI_BIST_ADDR_MASK_9_0__FLD LPDDR4__DENALI_PI_119__PI_BIST_ADDR_MASK_9_0
 
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+#define LPDDR4__DENALI_PI_120_WRITE_MASK                             0x0303070FU
 #define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MASK_9_1_MASK            0x0000000FU
-#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MASK_9_1_SHIFT				    0U
-#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MASK_9_1_WIDTH				    4U
+#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MASK_9_1_SHIFT                    0U
+#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MASK_9_1_WIDTH                    4U
 #define LPDDR4__PI_BIST_ADDR_MASK_9_1__REG DENALI_PI_120
 #define LPDDR4__PI_BIST_ADDR_MASK_9_1__FLD LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MASK_9_1
 
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-#define LPDDR4__DENALI_PI_120__PI_BIST_MODE_SHIFT				             8U
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+#define LPDDR4__DENALI_PI_120__PI_BIST_MODE_MASK                     0x00000700U
+#define LPDDR4__DENALI_PI_120__PI_BIST_MODE_SHIFT                             8U
+#define LPDDR4__DENALI_PI_120__PI_BIST_MODE_WIDTH                             3U
 #define LPDDR4__PI_BIST_MODE__REG DENALI_PI_120
 #define LPDDR4__PI_BIST_MODE__FLD LPDDR4__DENALI_PI_120__PI_BIST_MODE
 
-#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MODE_MASK				0x00030000U
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+#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MODE_MASK                0x00030000U
+#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MODE_SHIFT                       16U
+#define LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MODE_WIDTH                        2U
 #define LPDDR4__PI_BIST_ADDR_MODE__REG DENALI_PI_120
 #define LPDDR4__PI_BIST_ADDR_MODE__FLD LPDDR4__DENALI_PI_120__PI_BIST_ADDR_MODE
 
-#define LPDDR4__DENALI_PI_120__PI_BIST_PAT_MODE_MASK				 0x03000000U
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-#define LPDDR4__DENALI_PI_120__PI_BIST_PAT_MODE_WIDTH				         2U
+#define LPDDR4__DENALI_PI_120__PI_BIST_PAT_MODE_MASK                 0x03000000U
+#define LPDDR4__DENALI_PI_120__PI_BIST_PAT_MODE_SHIFT                        24U
+#define LPDDR4__DENALI_PI_120__PI_BIST_PAT_MODE_WIDTH                         2U
 #define LPDDR4__PI_BIST_PAT_MODE__REG DENALI_PI_120
 #define LPDDR4__PI_BIST_PAT_MODE__FLD LPDDR4__DENALI_PI_120__PI_BIST_PAT_MODE
 
-#define LPDDR4__DENALI_PI_121_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_121_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_121_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_121_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_121__PI_BIST_USER_PAT_0_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_121__PI_BIST_USER_PAT_0_SHIFT				       0U
-#define LPDDR4__DENALI_PI_121__PI_BIST_USER_PAT_0_WIDTH				      32U
+#define LPDDR4__DENALI_PI_121__PI_BIST_USER_PAT_0_SHIFT                       0U
+#define LPDDR4__DENALI_PI_121__PI_BIST_USER_PAT_0_WIDTH                      32U
 #define LPDDR4__PI_BIST_USER_PAT_0__REG DENALI_PI_121
 #define LPDDR4__PI_BIST_USER_PAT_0__FLD LPDDR4__DENALI_PI_121__PI_BIST_USER_PAT_0
 
-#define LPDDR4__DENALI_PI_122_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_122_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_122_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_122_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_122__PI_BIST_USER_PAT_1_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_122__PI_BIST_USER_PAT_1_SHIFT				       0U
-#define LPDDR4__DENALI_PI_122__PI_BIST_USER_PAT_1_WIDTH				      32U
+#define LPDDR4__DENALI_PI_122__PI_BIST_USER_PAT_1_SHIFT                       0U
+#define LPDDR4__DENALI_PI_122__PI_BIST_USER_PAT_1_WIDTH                      32U
 #define LPDDR4__PI_BIST_USER_PAT_1__REG DENALI_PI_122
 #define LPDDR4__PI_BIST_USER_PAT_1__FLD LPDDR4__DENALI_PI_122__PI_BIST_USER_PAT_1
 
-#define LPDDR4__DENALI_PI_123_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_123_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_123_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_123_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_123__PI_BIST_USER_PAT_2_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_123__PI_BIST_USER_PAT_2_SHIFT				       0U
-#define LPDDR4__DENALI_PI_123__PI_BIST_USER_PAT_2_WIDTH				      32U
+#define LPDDR4__DENALI_PI_123__PI_BIST_USER_PAT_2_SHIFT                       0U
+#define LPDDR4__DENALI_PI_123__PI_BIST_USER_PAT_2_WIDTH                      32U
 #define LPDDR4__PI_BIST_USER_PAT_2__REG DENALI_PI_123
 #define LPDDR4__PI_BIST_USER_PAT_2__FLD LPDDR4__DENALI_PI_123__PI_BIST_USER_PAT_2
 
-#define LPDDR4__DENALI_PI_124_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_124_WRITE_MASK				             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_124_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_124_WRITE_MASK                             0xFFFFFFFFU
 #define LPDDR4__DENALI_PI_124__PI_BIST_USER_PAT_3_MASK               0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_124__PI_BIST_USER_PAT_3_SHIFT				       0U
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+#define LPDDR4__DENALI_PI_124__PI_BIST_USER_PAT_3_SHIFT                       0U
+#define LPDDR4__DENALI_PI_124__PI_BIST_USER_PAT_3_WIDTH                      32U
 #define LPDDR4__PI_BIST_USER_PAT_3__REG DENALI_PI_124
 #define LPDDR4__PI_BIST_USER_PAT_3__FLD LPDDR4__DENALI_PI_124__PI_BIST_USER_PAT_3
 
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+#define LPDDR4__DENALI_PI_125__PI_BIST_PAT_NUM_MASK                  0x0000000FU
+#define LPDDR4__DENALI_PI_125__PI_BIST_PAT_NUM_SHIFT                          0U
+#define LPDDR4__DENALI_PI_125__PI_BIST_PAT_NUM_WIDTH                          4U
 #define LPDDR4__PI_BIST_PAT_NUM__REG DENALI_PI_125
 #define LPDDR4__PI_BIST_PAT_NUM__FLD LPDDR4__DENALI_PI_125__PI_BIST_PAT_NUM
 
-#define LPDDR4__DENALI_PI_126_READ_MASK				              0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_126_WRITE_MASK				             0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_126__PI_BIST_STAGE_0_MASK				  0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_126__PI_BIST_STAGE_0_SHIFT				          0U
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+#define LPDDR4__DENALI_PI_126__PI_BIST_STAGE_0_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_126__PI_BIST_STAGE_0_SHIFT                          0U
+#define LPDDR4__DENALI_PI_126__PI_BIST_STAGE_0_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_0__REG DENALI_PI_126
 #define LPDDR4__PI_BIST_STAGE_0__FLD LPDDR4__DENALI_PI_126__PI_BIST_STAGE_0
 
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+#define LPDDR4__DENALI_PI_127__PI_BIST_STAGE_1_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_127__PI_BIST_STAGE_1_SHIFT                          0U
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 #define LPDDR4__PI_BIST_STAGE_1__REG DENALI_PI_127
 #define LPDDR4__PI_BIST_STAGE_1__FLD LPDDR4__DENALI_PI_127__PI_BIST_STAGE_1
 
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+#define LPDDR4__DENALI_PI_128__PI_BIST_STAGE_2_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_128__PI_BIST_STAGE_2_SHIFT                          0U
+#define LPDDR4__DENALI_PI_128__PI_BIST_STAGE_2_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_2__REG DENALI_PI_128
 #define LPDDR4__PI_BIST_STAGE_2__FLD LPDDR4__DENALI_PI_128__PI_BIST_STAGE_2
 
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+#define LPDDR4__DENALI_PI_129_WRITE_MASK                             0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_129__PI_BIST_STAGE_3_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_129__PI_BIST_STAGE_3_SHIFT                          0U
+#define LPDDR4__DENALI_PI_129__PI_BIST_STAGE_3_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_3__REG DENALI_PI_129
 #define LPDDR4__PI_BIST_STAGE_3__FLD LPDDR4__DENALI_PI_129__PI_BIST_STAGE_3
 
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+#define LPDDR4__DENALI_PI_130__PI_BIST_STAGE_4_SHIFT                          0U
+#define LPDDR4__DENALI_PI_130__PI_BIST_STAGE_4_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_4__REG DENALI_PI_130
 #define LPDDR4__PI_BIST_STAGE_4__FLD LPDDR4__DENALI_PI_130__PI_BIST_STAGE_4
 
-#define LPDDR4__DENALI_PI_131_READ_MASK				              0x3FFFFFFFU
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+#define LPDDR4__DENALI_PI_131_WRITE_MASK                             0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_131__PI_BIST_STAGE_5_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_131__PI_BIST_STAGE_5_SHIFT                          0U
+#define LPDDR4__DENALI_PI_131__PI_BIST_STAGE_5_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_5__REG DENALI_PI_131
 #define LPDDR4__PI_BIST_STAGE_5__FLD LPDDR4__DENALI_PI_131__PI_BIST_STAGE_5
 
-#define LPDDR4__DENALI_PI_132_READ_MASK				              0x3FFFFFFFU
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-#define LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6_MASK				  0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6_SHIFT				          0U
-#define LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6_WIDTH				         30U
+#define LPDDR4__DENALI_PI_132_READ_MASK                              0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_132_WRITE_MASK                             0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6_SHIFT                          0U
+#define LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_6__REG DENALI_PI_132
 #define LPDDR4__PI_BIST_STAGE_6__FLD LPDDR4__DENALI_PI_132__PI_BIST_STAGE_6
 
-#define LPDDR4__DENALI_PI_133_READ_MASK				              0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_133_WRITE_MASK				             0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7_MASK				  0x3FFFFFFFU
-#define LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7_SHIFT				          0U
-#define LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7_WIDTH				         30U
+#define LPDDR4__DENALI_PI_133_READ_MASK                              0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_133_WRITE_MASK                             0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7_MASK                  0x3FFFFFFFU
+#define LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7_SHIFT                          0U
+#define LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7_WIDTH                         30U
 #define LPDDR4__PI_BIST_STAGE_7__REG DENALI_PI_133
 #define LPDDR4__PI_BIST_STAGE_7__FLD LPDDR4__DENALI_PI_133__PI_BIST_STAGE_7
 
-#define LPDDR4__DENALI_PI_134_READ_MASK				              0x0101010FU
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-#define LPDDR4__DENALI_PI_134__PI_COL_DIFF_MASK				      0x0000000FU
-#define LPDDR4__DENALI_PI_134__PI_COL_DIFF_SHIFT				              0U
-#define LPDDR4__DENALI_PI_134__PI_COL_DIFF_WIDTH				              4U
+#define LPDDR4__DENALI_PI_134_READ_MASK                              0x0101010FU
+#define LPDDR4__DENALI_PI_134_WRITE_MASK                             0x0101010FU
+#define LPDDR4__DENALI_PI_134__PI_COL_DIFF_MASK                      0x0000000FU
+#define LPDDR4__DENALI_PI_134__PI_COL_DIFF_SHIFT                              0U
+#define LPDDR4__DENALI_PI_134__PI_COL_DIFF_WIDTH                              4U
 #define LPDDR4__PI_COL_DIFF__REG DENALI_PI_134
 #define LPDDR4__PI_COL_DIFF__FLD LPDDR4__DENALI_PI_134__PI_COL_DIFF
 
 #define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_MASK               0x00000100U
-#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_SHIFT				       8U
-#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WIDTH				       1U
-#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOCLR				       0U
-#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOSET				       0U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_SHIFT                       8U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WIDTH                       1U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOCLR                       0U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOSET                       0U
 #define LPDDR4__PI_SELF_REFRESH_EN__REG DENALI_PI_134
 #define LPDDR4__PI_SELF_REFRESH_EN__FLD LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN
 
 #define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_MASK           0x00010000U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_SHIFT				  16U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WIDTH				   1U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOCLR				   0U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOSET				   0U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_SHIFT                  16U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WIDTH                   1U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOCLR                   0U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOSET                   0U
 #define LPDDR4__PI_PWRUP_SREFRESH_EXIT__REG DENALI_PI_134
 #define LPDDR4__PI_PWRUP_SREFRESH_EXIT__FLD LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT
 
@@ -2172,1300 +2172,1300 @@
 #define LPDDR4__PI_SREFRESH_EXIT_NO_REFRESH__REG DENALI_PI_134
 #define LPDDR4__PI_SREFRESH_EXIT_NO_REFRESH__FLD LPDDR4__DENALI_PI_134__PI_SREFRESH_EXIT_NO_REFRESH
 
-#define LPDDR4__DENALI_PI_135_READ_MASK				              0x01010100U
-#define LPDDR4__DENALI_PI_135_WRITE_MASK				             0x01010100U
-#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_MASK				0x00000001U
-#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_SHIFT				        0U
-#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_WIDTH				        1U
-#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_WOCLR				        0U
-#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_WOSET				        0U
+#define LPDDR4__DENALI_PI_135_READ_MASK                              0x01010100U
+#define LPDDR4__DENALI_PI_135_WRITE_MASK                             0x01010100U
+#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_MASK                0x00000001U
+#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_SHIFT                        0U
+#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_WIDTH                        1U
+#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_WOCLR                        0U
+#define LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ_WOSET                        0U
 #define LPDDR4__PI_SREF_ENTRY_REQ__REG DENALI_PI_135
 #define LPDDR4__PI_SREF_ENTRY_REQ__FLD LPDDR4__DENALI_PI_135__PI_SREF_ENTRY_REQ
 
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_MASK				0x00000100U
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_SHIFT				        8U
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_WIDTH				        1U
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_WOCLR				        0U
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_WOSET				        0U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_MASK                0x00000100U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_SHIFT                        8U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_WIDTH                        1U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_WOCLR                        0U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT_WOSET                        0U
 #define LPDDR4__PI_NO_MRW_BT_INIT__REG DENALI_PI_135
 #define LPDDR4__PI_NO_MRW_BT_INIT__FLD LPDDR4__DENALI_PI_135__PI_NO_MRW_BT_INIT
 
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT_MASK				   0x00010000U
-#define LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT_SHIFT				          16U
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+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT_SHIFT                          16U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT_WIDTH                           1U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT_WOCLR                           0U
+#define LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT_WOSET                           0U
 #define LPDDR4__PI_NO_MRW_INIT__REG DENALI_PI_135
 #define LPDDR4__PI_NO_MRW_INIT__FLD LPDDR4__DENALI_PI_135__PI_NO_MRW_INIT
 
 #define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_MASK         0x01000000U
-#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_SHIFT				24U
-#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_WIDTH				 1U
-#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_WOCLR				 0U
-#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_WOSET				 0U
+#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_SHIFT                24U
+#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_WIDTH                 1U
+#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_WOCLR                 0U
+#define LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT_WOSET                 0U
 #define LPDDR4__PI_NO_PHY_IND_TRAIN_INIT__REG DENALI_PI_135
 #define LPDDR4__PI_NO_PHY_IND_TRAIN_INIT__FLD LPDDR4__DENALI_PI_135__PI_NO_PHY_IND_TRAIN_INIT
 
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-#define LPDDR4__DENALI_PI_136_WRITE_MASK				             0x00000001U
+#define LPDDR4__DENALI_PI_136_READ_MASK                              0x00000001U
+#define LPDDR4__DENALI_PI_136_WRITE_MASK                             0x00000001U
 #define LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT_MASK              0x00000001U
-#define LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT_SHIFT				      0U
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+#define LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT_SHIFT                      0U
+#define LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT_WIDTH                      1U
+#define LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT_WOCLR                      0U
+#define LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT_WOSET                      0U
 #define LPDDR4__PI_NO_AUTO_MRR_INIT__REG DENALI_PI_136
 #define LPDDR4__PI_NO_AUTO_MRR_INIT__FLD LPDDR4__DENALI_PI_136__PI_NO_AUTO_MRR_INIT
 
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-#define LPDDR4__DENALI_PI_137_WRITE_MASK				             0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_137__PI_TRST_PWRON_MASK				    0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_137__PI_TRST_PWRON_SHIFT				            0U
-#define LPDDR4__DENALI_PI_137__PI_TRST_PWRON_WIDTH				           32U
+#define LPDDR4__DENALI_PI_137_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_137_WRITE_MASK                             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_137__PI_TRST_PWRON_MASK                    0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_137__PI_TRST_PWRON_SHIFT                            0U
+#define LPDDR4__DENALI_PI_137__PI_TRST_PWRON_WIDTH                           32U
 #define LPDDR4__PI_TRST_PWRON__REG DENALI_PI_137
 #define LPDDR4__PI_TRST_PWRON__FLD LPDDR4__DENALI_PI_137__PI_TRST_PWRON
 
-#define LPDDR4__DENALI_PI_138_READ_MASK				              0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_138_WRITE_MASK				             0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE_MASK				  0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE_SHIFT				          0U
-#define LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE_WIDTH				         32U
+#define LPDDR4__DENALI_PI_138_READ_MASK                              0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_138_WRITE_MASK                             0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE_MASK                  0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE_SHIFT                          0U
+#define LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE_WIDTH                         32U
 #define LPDDR4__PI_CKE_INACTIVE__REG DENALI_PI_138
 #define LPDDR4__PI_CKE_INACTIVE__FLD LPDDR4__DENALI_PI_138__PI_CKE_INACTIVE
 
-#define LPDDR4__DENALI_PI_139_READ_MASK				              0xFFFF0101U
-#define LPDDR4__DENALI_PI_139_WRITE_MASK				             0xFFFF0101U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_MASK				       0x00000001U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_SHIFT				               0U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_WIDTH				               1U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_WOCLR				               0U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_WOSET				               0U
+#define LPDDR4__DENALI_PI_139_READ_MASK                              0xFFFF0101U
+#define LPDDR4__DENALI_PI_139_WRITE_MASK                             0xFFFF0101U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_MASK                       0x00000001U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_SHIFT                               0U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_WIDTH                               1U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_WOCLR                               0U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_WOSET                               0U
 #define LPDDR4__PI_DLL_RST__REG DENALI_PI_139
 #define LPDDR4__PI_DLL_RST__FLD LPDDR4__DENALI_PI_139__PI_DLL_RST
 
-#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_MASK				  0x00000100U
-#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_SHIFT				          8U
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-#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_WOCLR				          0U
-#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_WOSET				          0U
+#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_MASK                  0x00000100U
+#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_SHIFT                          8U
+#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_WIDTH                          1U
+#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_WOCLR                          0U
+#define LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN_WOSET                          0U
 #define LPDDR4__PI_DRAM_INIT_EN__REG DENALI_PI_139
 #define LPDDR4__PI_DRAM_INIT_EN__FLD LPDDR4__DENALI_PI_139__PI_DRAM_INIT_EN
 
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY_MASK				 0xFFFF0000U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY_SHIFT				        16U
-#define LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY_WIDTH				        16U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY_MASK                 0xFFFF0000U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY_SHIFT                        16U
+#define LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY_WIDTH                        16U
 #define LPDDR4__PI_DLL_RST_DELAY__REG DENALI_PI_139
 #define LPDDR4__PI_DLL_RST_DELAY__FLD LPDDR4__DENALI_PI_139__PI_DLL_RST_DELAY
 
-#define LPDDR4__DENALI_PI_140_READ_MASK				              0x000000FFU
-#define LPDDR4__DENALI_PI_140_WRITE_MASK				             0x000000FFU
+#define LPDDR4__DENALI_PI_140_READ_MASK                              0x000000FFU
+#define LPDDR4__DENALI_PI_140_WRITE_MASK                             0x000000FFU
 #define LPDDR4__DENALI_PI_140__PI_DLL_RST_ADJ_DLY_MASK               0x000000FFU
-#define LPDDR4__DENALI_PI_140__PI_DLL_RST_ADJ_DLY_SHIFT				       0U
-#define LPDDR4__DENALI_PI_140__PI_DLL_RST_ADJ_DLY_WIDTH				       8U
+#define LPDDR4__DENALI_PI_140__PI_DLL_RST_ADJ_DLY_SHIFT                       0U
+#define LPDDR4__DENALI_PI_140__PI_DLL_RST_ADJ_DLY_WIDTH                       8U
 #define LPDDR4__PI_DLL_RST_ADJ_DLY__REG DENALI_PI_140
 #define LPDDR4__PI_DLL_RST_ADJ_DLY__FLD LPDDR4__DENALI_PI_140__PI_DLL_RST_ADJ_DLY
 
-#define LPDDR4__DENALI_PI_141_READ_MASK				              0x03FFFFFFU
-#define LPDDR4__DENALI_PI_141_WRITE_MASK				             0x03FFFFFFU
-#define LPDDR4__DENALI_PI_141__PI_WRITE_MODEREG_MASK				 0x03FFFFFFU
-#define LPDDR4__DENALI_PI_141__PI_WRITE_MODEREG_SHIFT				         0U
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+#define LPDDR4__DENALI_PI_141_WRITE_MASK                             0x03FFFFFFU
+#define LPDDR4__DENALI_PI_141__PI_WRITE_MODEREG_MASK                 0x03FFFFFFU
+#define LPDDR4__DENALI_PI_141__PI_WRITE_MODEREG_SHIFT                         0U
+#define LPDDR4__DENALI_PI_141__PI_WRITE_MODEREG_WIDTH                        26U
 #define LPDDR4__PI_WRITE_MODEREG__REG DENALI_PI_141
 #define LPDDR4__PI_WRITE_MODEREG__FLD LPDDR4__DENALI_PI_141__PI_WRITE_MODEREG
 
-#define LPDDR4__DENALI_PI_142_READ_MASK				              0x01FFFFFFU
-#define LPDDR4__DENALI_PI_142_WRITE_MASK				             0x01FFFFFFU
-#define LPDDR4__DENALI_PI_142__PI_MRW_STATUS_MASK				    0x000000FFU
-#define LPDDR4__DENALI_PI_142__PI_MRW_STATUS_SHIFT				            0U
-#define LPDDR4__DENALI_PI_142__PI_MRW_STATUS_WIDTH				            8U
+#define LPDDR4__DENALI_PI_142_READ_MASK                              0x01FFFFFFU
+#define LPDDR4__DENALI_PI_142_WRITE_MASK                             0x01FFFFFFU
+#define LPDDR4__DENALI_PI_142__PI_MRW_STATUS_MASK                    0x000000FFU
+#define LPDDR4__DENALI_PI_142__PI_MRW_STATUS_SHIFT                            0U
+#define LPDDR4__DENALI_PI_142__PI_MRW_STATUS_WIDTH                            8U
 #define LPDDR4__PI_MRW_STATUS__REG DENALI_PI_142
 #define LPDDR4__PI_MRW_STATUS__FLD LPDDR4__DENALI_PI_142__PI_MRW_STATUS
 
-#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_MASK				  0x01FFFF00U
-#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_SHIFT				          8U
-#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_WIDTH				         17U
+#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_MASK                  0x01FFFF00U
+#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_SHIFT                          8U
+#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_WIDTH                         17U
 #define LPDDR4__PI_READ_MODEREG__REG DENALI_PI_142
 #define LPDDR4__PI_READ_MODEREG__FLD LPDDR4__DENALI_PI_142__PI_READ_MODEREG
 
-#define LPDDR4__DENALI_PI_143_READ_MASK				              0x01FFFFFFU
-#define LPDDR4__DENALI_PI_143_WRITE_MASK				             0x01FFFFFFU
+#define LPDDR4__DENALI_PI_143_READ_MASK                              0x01FFFFFFU
+#define LPDDR4__DENALI_PI_143_WRITE_MASK                             0x01FFFFFFU
 #define LPDDR4__DENALI_PI_143__PI_PERIPHERAL_MRR_DATA_0_MASK         0x00FFFFFFU
-#define LPDDR4__DENALI_PI_143__PI_PERIPHERAL_MRR_DATA_0_SHIFT				 0U
-#define LPDDR4__DENALI_PI_143__PI_PERIPHERAL_MRR_DATA_0_WIDTH				24U
+#define LPDDR4__DENALI_PI_143__PI_PERIPHERAL_MRR_DATA_0_SHIFT                 0U
+#define LPDDR4__DENALI_PI_143__PI_PERIPHERAL_MRR_DATA_0_WIDTH                24U
 #define LPDDR4__PI_PERIPHERAL_MRR_DATA_0__REG DENALI_PI_143
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 #define LPDDR4__PI_MONITOR_SRC_SEL_3__REG DENALI_PI_147
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 #define LPDDR4__PI_MONITOR_CAP_SEL_3__REG DENALI_PI_147
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 #define LPDDR4__PI_MONITOR_3__REG DENALI_PI_148
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 #define LPDDR4__PI_MONITOR_SRC_SEL_4__REG DENALI_PI_148
 #define LPDDR4__PI_MONITOR_SRC_SEL_4__FLD LPDDR4__DENALI_PI_148__PI_MONITOR_SRC_SEL_4
 
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 #define LPDDR4__PI_MONITOR_CAP_SEL_4__REG DENALI_PI_148
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 #define LPDDR4__PI_MONITOR_4__REG DENALI_PI_148
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 #define LPDDR4__PI_MONITOR_SRC_SEL_5__REG DENALI_PI_149
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 #define LPDDR4__PI_MONITOR_CAP_SEL_5__REG DENALI_PI_149
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 #define LPDDR4__PI_MONITOR_5__REG DENALI_PI_149
 #define LPDDR4__PI_MONITOR_5__FLD LPDDR4__DENALI_PI_149__PI_MONITOR_5
 
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 #define LPDDR4__PI_MONITOR_SRC_SEL_6__REG DENALI_PI_149
 #define LPDDR4__PI_MONITOR_SRC_SEL_6__FLD LPDDR4__DENALI_PI_149__PI_MONITOR_SRC_SEL_6
 
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 #define LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_6_MASK             0x00000001U
-#define LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_6_SHIFT				     0U
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+#define LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_6_WOSET                     0U
 #define LPDDR4__PI_MONITOR_CAP_SEL_6__REG DENALI_PI_150
 #define LPDDR4__PI_MONITOR_CAP_SEL_6__FLD LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_6
 
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+#define LPDDR4__DENALI_PI_150__PI_MONITOR_6_WIDTH                             8U
 #define LPDDR4__PI_MONITOR_6__REG DENALI_PI_150
 #define LPDDR4__PI_MONITOR_6__FLD LPDDR4__DENALI_PI_150__PI_MONITOR_6
 
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+#define LPDDR4__DENALI_PI_150__PI_MONITOR_SRC_SEL_7_WIDTH                     4U
 #define LPDDR4__PI_MONITOR_SRC_SEL_7__REG DENALI_PI_150
 #define LPDDR4__PI_MONITOR_SRC_SEL_7__FLD LPDDR4__DENALI_PI_150__PI_MONITOR_SRC_SEL_7
 
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+#define LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_7_WIDTH                     1U
+#define LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_7_WOCLR                     0U
+#define LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_7_WOSET                     0U
 #define LPDDR4__PI_MONITOR_CAP_SEL_7__REG DENALI_PI_150
 #define LPDDR4__PI_MONITOR_CAP_SEL_7__FLD LPDDR4__DENALI_PI_150__PI_MONITOR_CAP_SEL_7
 
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+#define LPDDR4__DENALI_PI_151__PI_MONITOR_7_SHIFT                             0U
+#define LPDDR4__DENALI_PI_151__PI_MONITOR_7_WIDTH                             8U
 #define LPDDR4__PI_MONITOR_7__REG DENALI_PI_151
 #define LPDDR4__PI_MONITOR_7__FLD LPDDR4__DENALI_PI_151__PI_MONITOR_7
 
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+#define LPDDR4__DENALI_PI_152__PI_MONITOR_STROBE_SHIFT                        0U
+#define LPDDR4__DENALI_PI_152__PI_MONITOR_STROBE_WIDTH                        8U
 #define LPDDR4__PI_MONITOR_STROBE__REG DENALI_PI_152
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+#define LPDDR4__DENALI_PI_153__PI_DLL_LOCK_SHIFT                              0U
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 #define LPDDR4__PI_DLL_LOCK__REG DENALI_PI_153
 #define LPDDR4__PI_DLL_LOCK__FLD LPDDR4__DENALI_PI_153__PI_DLL_LOCK
 
 #define LPDDR4__DENALI_PI_153__PI_FREQ_NUMBER_STATUS_MASK            0x00001F00U
-#define LPDDR4__DENALI_PI_153__PI_FREQ_NUMBER_STATUS_SHIFT				    8U
-#define LPDDR4__DENALI_PI_153__PI_FREQ_NUMBER_STATUS_WIDTH				    5U
+#define LPDDR4__DENALI_PI_153__PI_FREQ_NUMBER_STATUS_SHIFT                    8U
+#define LPDDR4__DENALI_PI_153__PI_FREQ_NUMBER_STATUS_WIDTH                    5U
 #define LPDDR4__PI_FREQ_NUMBER_STATUS__REG DENALI_PI_153
 #define LPDDR4__PI_FREQ_NUMBER_STATUS__FLD LPDDR4__DENALI_PI_153__PI_FREQ_NUMBER_STATUS
 
 #define LPDDR4__DENALI_PI_153__PI_FREQ_RETENTION_NUM_MASK            0x001F0000U
-#define LPDDR4__DENALI_PI_153__PI_FREQ_RETENTION_NUM_SHIFT				   16U
-#define LPDDR4__DENALI_PI_153__PI_FREQ_RETENTION_NUM_WIDTH				    5U
+#define LPDDR4__DENALI_PI_153__PI_FREQ_RETENTION_NUM_SHIFT                   16U
+#define LPDDR4__DENALI_PI_153__PI_FREQ_RETENTION_NUM_WIDTH                    5U
 #define LPDDR4__PI_FREQ_RETENTION_NUM__REG DENALI_PI_153
 #define LPDDR4__PI_FREQ_RETENTION_NUM__FLD LPDDR4__DENALI_PI_153__PI_FREQ_RETENTION_NUM
 
-#define LPDDR4__DENALI_PI_153__PI_RESERVED29_MASK				    0x01000000U
-#define LPDDR4__DENALI_PI_153__PI_RESERVED29_SHIFT				           24U
-#define LPDDR4__DENALI_PI_153__PI_RESERVED29_WIDTH				            1U
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+#define LPDDR4__DENALI_PI_153__PI_RESERVED29_SHIFT                           24U
+#define LPDDR4__DENALI_PI_153__PI_RESERVED29_WIDTH                            1U
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 #define LPDDR4__PI_RESERVED29__REG DENALI_PI_153
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-#define LPDDR4__DENALI_PI_154_READ_MASK				              0x01010103U
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 #define LPDDR4__PI_PARALLEL_CALVL_EN__REG DENALI_PI_161
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 #define LPDDR4__PI_CATR__REG DENALI_PI_161
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 #define LPDDR4__PI_NO_CATR_READ__REG DENALI_PI_162
 #define LPDDR4__PI_NO_CATR_READ__FLD LPDDR4__DENALI_PI_162__PI_NO_CATR_READ
 
 #define LPDDR4__DENALI_PI_162__PI_MASK_INIT_COMPLETE_MASK            0x00000100U
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-#define LPDDR4__DENALI_PI_162__PI_MASK_INIT_COMPLETE_WIDTH				    1U
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+#define LPDDR4__DENALI_PI_162__PI_MASK_INIT_COMPLETE_WOSET                    0U
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@@ -3505,198 +3505,198 @@
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@@ -3712,42 +3712,42 @@
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@@ -3761,36 +3761,36 @@
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 #define LPDDR4__PI_TDFI_WDQLVL_WR_F2__REG DENALI_PI_215
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 #define LPDDR4__PI_TDFI_WDQLVL_RW_F2__REG DENALI_PI_216
 #define LPDDR4__PI_TDFI_WDQLVL_RW_F2__FLD LPDDR4__DENALI_PI_216__PI_TDFI_WDQLVL_RW_F2
 
@@ -3806,938 +3806,938 @@
 #define LPDDR4__PI_WDQLVL_VREF_INITIAL_STOP_POINT_F2__REG DENALI_PI_216
 #define LPDDR4__PI_WDQLVL_VREF_INITIAL_STOP_POINT_F2__FLD LPDDR4__DENALI_PI_216__PI_WDQLVL_VREF_INITIAL_STOP_POINT_F2
 
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 #define LPDDR4__DENALI_PI_217__PI_WDQLVL_VREF_DELTA_F2_MASK          0x0000000FU
-#define LPDDR4__DENALI_PI_217__PI_WDQLVL_VREF_DELTA_F2_SHIFT				  0U
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+#define LPDDR4__DENALI_PI_217__PI_WDQLVL_VREF_DELTA_F2_WIDTH                  4U
 #define LPDDR4__PI_WDQLVL_VREF_DELTA_F2__REG DENALI_PI_217
 #define LPDDR4__PI_WDQLVL_VREF_DELTA_F2__FLD LPDDR4__DENALI_PI_217__PI_WDQLVL_VREF_DELTA_F2
 
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+#define LPDDR4__DENALI_PI_217__PI_WDQLVL_EN_F2_SHIFT                          8U
+#define LPDDR4__DENALI_PI_217__PI_WDQLVL_EN_F2_WIDTH                          2U
 #define LPDDR4__PI_WDQLVL_EN_F2__REG DENALI_PI_217
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 #define LPDDR4__PI_MRSINGLE_DATA_2__REG DENALI_PI_270
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