[PATCH 09/15] ram: k3-j721e: lpddr4_pi_macros: Fix indentation issues
Dave Gerlach
d-gerlach at ti.com
Tue May 4 04:51:58 CEST 2021
Fix the indentation for certain macros to be consistent with the other
macros in the file, as the existing indentation does not make sense in
many places.
Signed-off-by: Dave Gerlach <d-gerlach at ti.com>
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drivers/ram/k3-j721e/lpddr4_pi_macros.h | 5602 +++++++++++------------
1 file changed, 2801 insertions(+), 2801 deletions(-)
diff --git a/drivers/ram/k3-j721e/lpddr4_pi_macros.h b/drivers/ram/k3-j721e/lpddr4_pi_macros.h
index 23b31f2f5160..abff39085feb 100644
--- a/drivers/ram/k3-j721e/lpddr4_pi_macros.h
+++ b/drivers/ram/k3-j721e/lpddr4_pi_macros.h
@@ -10,405 +10,405 @@
#ifndef REG_LPDDR4_PI_MACROS_H_
#define REG_LPDDR4_PI_MACROS_H_
-#define LPDDR4__DENALI_PI_0_READ_MASK 0x00000F01U
-#define LPDDR4__DENALI_PI_0_WRITE_MASK 0x00000F01U
-#define LPDDR4__DENALI_PI_0__PI_START_MASK 0x00000001U
-#define LPDDR4__DENALI_PI_0__PI_START_SHIFT 0U
-#define LPDDR4__DENALI_PI_0__PI_START_WIDTH 1U
-#define LPDDR4__DENALI_PI_0__PI_START_WOCLR 0U
-#define LPDDR4__DENALI_PI_0__PI_START_WOSET 0U
+#define LPDDR4__DENALI_PI_0_READ_MASK 0x00000F01U
+#define LPDDR4__DENALI_PI_0_WRITE_MASK 0x00000F01U
+#define LPDDR4__DENALI_PI_0__PI_START_MASK 0x00000001U
+#define LPDDR4__DENALI_PI_0__PI_START_SHIFT 0U
+#define LPDDR4__DENALI_PI_0__PI_START_WIDTH 1U
+#define LPDDR4__DENALI_PI_0__PI_START_WOCLR 0U
+#define LPDDR4__DENALI_PI_0__PI_START_WOSET 0U
#define LPDDR4__PI_START__REG DENALI_PI_0
#define LPDDR4__PI_START__FLD LPDDR4__DENALI_PI_0__PI_START
-#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_MASK 0x00000F00U
-#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_SHIFT 8U
-#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_WIDTH 4U
+#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_MASK 0x00000F00U
+#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_SHIFT 8U
+#define LPDDR4__DENALI_PI_0__PI_DRAM_CLASS_WIDTH 4U
#define LPDDR4__PI_DRAM_CLASS__REG DENALI_PI_0
#define LPDDR4__PI_DRAM_CLASS__FLD LPDDR4__DENALI_PI_0__PI_DRAM_CLASS
-#define LPDDR4__DENALI_PI_1_READ_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_1_WRITE_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_1__PI_VERSION_0_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_1__PI_VERSION_0_SHIFT 0U
-#define LPDDR4__DENALI_PI_1__PI_VERSION_0_WIDTH 32U
+#define LPDDR4__DENALI_PI_1_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_1_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_1__PI_VERSION_0_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_1__PI_VERSION_0_SHIFT 0U
+#define LPDDR4__DENALI_PI_1__PI_VERSION_0_WIDTH 32U
#define LPDDR4__PI_VERSION_0__REG DENALI_PI_1
#define LPDDR4__PI_VERSION_0__FLD LPDDR4__DENALI_PI_1__PI_VERSION_0
-#define LPDDR4__DENALI_PI_2_READ_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_2_WRITE_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_2__PI_VERSION_1_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_2__PI_VERSION_1_SHIFT 0U
-#define LPDDR4__DENALI_PI_2__PI_VERSION_1_WIDTH 32U
+#define LPDDR4__DENALI_PI_2_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_2_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_2__PI_VERSION_1_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_2__PI_VERSION_1_SHIFT 0U
+#define LPDDR4__DENALI_PI_2__PI_VERSION_1_WIDTH 32U
#define LPDDR4__PI_VERSION_1__REG DENALI_PI_2
#define LPDDR4__PI_VERSION_1__FLD LPDDR4__DENALI_PI_2__PI_VERSION_1
-#define LPDDR4__DENALI_PI_3_READ_MASK 0x0000FFFFU
-#define LPDDR4__DENALI_PI_3_WRITE_MASK 0x0000FFFFU
-#define LPDDR4__DENALI_PI_3__PI_ID_MASK 0x0000FFFFU
-#define LPDDR4__DENALI_PI_3__PI_ID_SHIFT 0U
-#define LPDDR4__DENALI_PI_3__PI_ID_WIDTH 16U
+#define LPDDR4__DENALI_PI_3_READ_MASK 0x0000FFFFU
+#define LPDDR4__DENALI_PI_3_WRITE_MASK 0x0000FFFFU
+#define LPDDR4__DENALI_PI_3__PI_ID_MASK 0x0000FFFFU
+#define LPDDR4__DENALI_PI_3__PI_ID_SHIFT 0U
+#define LPDDR4__DENALI_PI_3__PI_ID_WIDTH 16U
#define LPDDR4__PI_ID__REG DENALI_PI_3
#define LPDDR4__PI_ID__FLD LPDDR4__DENALI_PI_3__PI_ID
-#define LPDDR4__DENALI_PI_4_READ_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_4_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_4_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_4_WRITE_MASK 0xFFFFFFFFU
#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_SHIFT 0U
-#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_WIDTH 32U
+#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_SHIFT 0U
+#define LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0_WIDTH 32U
#define LPDDR4__DENALI_PI_UNUSED_REG_0__REG DENALI_PI_4
#define LPDDR4__DENALI_PI_UNUSED_REG_0__FLD LPDDR4__DENALI_PI_4__DENALI_PI_UNUSED_REG_0
-#define LPDDR4__DENALI_PI_5_READ_MASK 0x00010101U
-#define LPDDR4__DENALI_PI_5_WRITE_MASK 0x00010101U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_MASK 0x00000001U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_SHIFT 0U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WIDTH 1U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOCLR 0U
-#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOSET 0U
+#define LPDDR4__DENALI_PI_5_READ_MASK 0x00010101U
+#define LPDDR4__DENALI_PI_5_WRITE_MASK 0x00010101U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_MASK 0x00000001U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_SHIFT 0U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WIDTH 1U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOCLR 0U
+#define LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ_WOSET 0U
#define LPDDR4__PI_NORMAL_LVL_SEQ__REG DENALI_PI_5
#define LPDDR4__PI_NORMAL_LVL_SEQ__FLD LPDDR4__DENALI_PI_5__PI_NORMAL_LVL_SEQ
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_MASK 0x00000100U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_SHIFT 8U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WIDTH 1U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOCLR 0U
-#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOSET 0U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_MASK 0x00000100U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_SHIFT 8U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WIDTH 1U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOCLR 0U
+#define LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN_WOSET 0U
#define LPDDR4__PI_INIT_LVL_EN__REG DENALI_PI_5
#define LPDDR4__PI_INIT_LVL_EN__FLD LPDDR4__DENALI_PI_5__PI_INIT_LVL_EN
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_MASK 0x00010000U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_SHIFT 16U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WIDTH 1U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOCLR 0U
-#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOSET 0U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_MASK 0x00010000U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_SHIFT 16U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WIDTH 1U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOCLR 0U
+#define LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD_WOSET 0U
#define LPDDR4__PI_NOTCARE_PHYUPD__REG DENALI_PI_5
#define LPDDR4__PI_NOTCARE_PHYUPD__FLD LPDDR4__DENALI_PI_5__PI_NOTCARE_PHYUPD
-#define LPDDR4__DENALI_PI_6_READ_MASK 0x00FFFFFFU
-#define LPDDR4__DENALI_PI_6_WRITE_MASK 0x00FFFFFFU
-#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_MASK 0x0000FFFFU
-#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_SHIFT 0U
-#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_WIDTH 16U
+#define LPDDR4__DENALI_PI_6_READ_MASK 0x00FFFFFFU
+#define LPDDR4__DENALI_PI_6_WRITE_MASK 0x00FFFFFFU
+#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_MASK 0x0000FFFFU
+#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_SHIFT 0U
+#define LPDDR4__DENALI_PI_6__PI_TCMD_GAP_WIDTH 16U
#define LPDDR4__PI_TCMD_GAP__REG DENALI_PI_6
#define LPDDR4__PI_TCMD_GAP__FLD LPDDR4__DENALI_PI_6__PI_TCMD_GAP
-#define LPDDR4__DENALI_PI_6__PI_RESERVED0_MASK 0x00FF0000U
-#define LPDDR4__DENALI_PI_6__PI_RESERVED0_SHIFT 16U
-#define LPDDR4__DENALI_PI_6__PI_RESERVED0_WIDTH 8U
+#define LPDDR4__DENALI_PI_6__PI_RESERVED0_MASK 0x00FF0000U
+#define LPDDR4__DENALI_PI_6__PI_RESERVED0_SHIFT 16U
+#define LPDDR4__DENALI_PI_6__PI_RESERVED0_WIDTH 8U
#define LPDDR4__PI_RESERVED0__REG DENALI_PI_6
#define LPDDR4__PI_RESERVED0__FLD LPDDR4__DENALI_PI_6__PI_RESERVED0
#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_MASK 0x01000000U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_SHIFT 24U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WIDTH 1U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOCLR 0U
-#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOSET 0U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_SHIFT 24U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WIDTH 1U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOCLR 0U
+#define LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ_WOSET 0U
#define LPDDR4__PI_TRAIN_ALL_FREQ_REQ__REG DENALI_PI_6
#define LPDDR4__PI_TRAIN_ALL_FREQ_REQ__FLD LPDDR4__DENALI_PI_6__PI_TRAIN_ALL_FREQ_REQ
-#define LPDDR4__DENALI_PI_7_READ_MASK 0x01010301U
-#define LPDDR4__DENALI_PI_7_WRITE_MASK 0x01010301U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_MASK 0x00000001U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_SHIFT 0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WIDTH 1U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOCLR 0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOSET 0U
+#define LPDDR4__DENALI_PI_7_READ_MASK 0x01010301U
+#define LPDDR4__DENALI_PI_7_WRITE_MASK 0x01010301U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_MASK 0x00000001U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_SHIFT 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WIDTH 1U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOCLR 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_VERSION_WOSET 0U
#define LPDDR4__PI_DFI_VERSION__REG DENALI_PI_7
#define LPDDR4__PI_DFI_VERSION__FLD LPDDR4__DENALI_PI_7__PI_DFI_VERSION
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_MASK 0x00000300U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_SHIFT 8U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_WIDTH 2U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_MASK 0x00000300U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_SHIFT 8U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE_WIDTH 2U
#define LPDDR4__PI_DFI_PHYMSTR_TYPE__REG DENALI_PI_7
#define LPDDR4__PI_DFI_PHYMSTR_TYPE__FLD LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_TYPE
#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_MASK 0x00010000U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_SHIFT 16U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WIDTH 1U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOCLR 0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOSET 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_SHIFT 16U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WIDTH 1U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOCLR 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R_WOSET 0U
#define LPDDR4__PI_DFI_PHYMSTR_CS_STATE_R__REG DENALI_PI_7
#define LPDDR4__PI_DFI_PHYMSTR_CS_STATE_R__FLD LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_CS_STATE_R
#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_MASK 0x01000000U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_SHIFT 24U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WIDTH 1U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOCLR 0U
-#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOSET 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_SHIFT 24U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WIDTH 1U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOCLR 0U
+#define LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R_WOSET 0U
#define LPDDR4__PI_DFI_PHYMSTR_STATE_SEL_R__REG DENALI_PI_7
#define LPDDR4__PI_DFI_PHYMSTR_STATE_SEL_R__FLD LPDDR4__DENALI_PI_7__PI_DFI_PHYMSTR_STATE_SEL_R
-#define LPDDR4__DENALI_PI_8_READ_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_8_WRITE_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_SHIFT 0U
-#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_WIDTH 32U
+#define LPDDR4__DENALI_PI_8_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_8_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_SHIFT 0U
+#define LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX_WIDTH 32U
#define LPDDR4__PI_TDFI_PHYMSTR_MAX__REG DENALI_PI_8
#define LPDDR4__PI_TDFI_PHYMSTR_MAX__FLD LPDDR4__DENALI_PI_8__PI_TDFI_PHYMSTR_MAX
-#define LPDDR4__DENALI_PI_9_READ_MASK 0x000FFFFFU
-#define LPDDR4__DENALI_PI_9_WRITE_MASK 0x000FFFFFU
+#define LPDDR4__DENALI_PI_9_READ_MASK 0x000FFFFFU
+#define LPDDR4__DENALI_PI_9_WRITE_MASK 0x000FFFFFU
#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_MASK 0x000FFFFFU
-#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_SHIFT 0U
-#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_WIDTH 20U
+#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_SHIFT 0U
+#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_WIDTH 20U
#define LPDDR4__PI_TDFI_PHYMSTR_RESP__REG DENALI_PI_9
#define LPDDR4__PI_TDFI_PHYMSTR_RESP__FLD LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP
-#define LPDDR4__DENALI_PI_10_READ_MASK 0x000FFFFFU
-#define LPDDR4__DENALI_PI_10_WRITE_MASK 0x000FFFFFU
+#define LPDDR4__DENALI_PI_10_READ_MASK 0x000FFFFFU
+#define LPDDR4__DENALI_PI_10_WRITE_MASK 0x000FFFFFU
#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_MASK 0x000FFFFFU
-#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_SHIFT 0U
-#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_WIDTH 20U
+#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_SHIFT 0U
+#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_WIDTH 20U
#define LPDDR4__PI_TDFI_PHYUPD_RESP__REG DENALI_PI_10
#define LPDDR4__PI_TDFI_PHYUPD_RESP__FLD LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP
-#define LPDDR4__DENALI_PI_11_READ_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_11_WRITE_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_SHIFT 0U
-#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_WIDTH 32U
+#define LPDDR4__DENALI_PI_11_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_11_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_SHIFT 0U
+#define LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX_WIDTH 32U
#define LPDDR4__PI_TDFI_PHYUPD_MAX__REG DENALI_PI_11
#define LPDDR4__PI_TDFI_PHYUPD_MAX__FLD LPDDR4__DENALI_PI_11__PI_TDFI_PHYUPD_MAX
-#define LPDDR4__DENALI_PI_12_READ_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_12_WRITE_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_MASK 0xFFFFFFFFU
-#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_SHIFT 0U
-#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_WIDTH 32U
+#define LPDDR4__DENALI_PI_12_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_12_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_SHIFT 0U
+#define LPDDR4__DENALI_PI_12__PI_FREQ_MAP_WIDTH 32U
#define LPDDR4__PI_FREQ_MAP__REG DENALI_PI_12
#define LPDDR4__PI_FREQ_MAP__FLD LPDDR4__DENALI_PI_12__PI_FREQ_MAP
-#define LPDDR4__DENALI_PI_13_READ_MASK 0x0101011FU
-#define LPDDR4__DENALI_PI_13_WRITE_MASK 0x0101011FU
-#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_MASK 0x0000001FU
-#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_SHIFT 0U
-#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_WIDTH 5U
+#define LPDDR4__DENALI_PI_13_READ_MASK 0x0101011FU
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+#define LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ_MASK 0x0000001FU
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#define LPDDR4__PI_SW_WRLVL_RESP_3__REG DENALI_PI_18
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@@ -485,26 +485,26 @@
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@@ -1195,42 +1195,42 @@
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+#define LPDDR4__DENALI_PI_63_READ_MASK 0x0101FFFFU
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-#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_SHIFT 0U
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+#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_SHIFT 0U
+#define LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START_WIDTH 8U
#define LPDDR4__PI_CLKDISABLE_2_INIT_START__REG DENALI_PI_63
#define LPDDR4__PI_CLKDISABLE_2_INIT_START__FLD LPDDR4__DENALI_PI_63__PI_CLKDISABLE_2_INIT_START
@@ -1256,8 +1256,8 @@
#define LPDDR4__PI_REFRESH_BETWEEN_SEGMENT_DISABLE__REG DENALI_PI_63
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+#define LPDDR4__DENALI_PI_64_READ_MASK 0x00FFFF01U
+#define LPDDR4__DENALI_PI_64_WRITE_MASK 0x00FFFF01U
#define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_MASK 0x00000001U
#define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_SHIFT 0U
#define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_WIDTH 1U
@@ -1267,60 +1267,60 @@
#define LPDDR4__PI_MC_DFS_PI_SET_VREF_ENABLE__FLD LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE
#define LPDDR4__DENALI_PI_64__PI_FSM_ERROR_INFO_MASK_MASK 0x00FFFF00U
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#define LPDDR4__PI_SC_FSM_ERROR_INFO_WOCLR__REG DENALI_PI_65
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#define LPDDR4__PI_WDQLVL_CS_MAP__FLD LPDDR4__DENALI_PI_67__PI_WDQLVL_CS_MAP
@@ -1336,831 +1336,831 @@
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#define LPDDR4__PI_WDQLVL_VREF_NORMAL_STEPSIZE__FLD LPDDR4__DENALI_PI_67__PI_WDQLVL_VREF_NORMAL_STEPSIZE
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+#define LPDDR4__DENALI_PI_68__PI_WDQLVL_CS_SHIFT 8U
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+#define LPDDR4__DENALI_PI_70__PI_TDFI_WDQLVL_MAX_WIDTH 32U
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+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WIDTH 1U
+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WOCLR 0U
+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WOSET 0U
#define LPDDR4__PI_WDQLVL_ON_SREF_EXIT__REG DENALI_PI_71
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+#define LPDDR4__DENALI_PI_72__PI_DQS_OSC_PERIOD_EN_WIDTH 1U
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#define LPDDR4__PI_DQS_OSC_PERIOD_EN__REG DENALI_PI_72
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#define LPDDR4__PI_PARALLEL_WDQLVL_EN__REG DENALI_PI_72
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+#define LPDDR4__DENALI_PI_73_WRITE_MASK 0x0F1F0703U
+#define LPDDR4__DENALI_PI_73__PI_BANK_DIFF_MASK 0x00000003U
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#define LPDDR4__PI_BANK_DIFF__REG DENALI_PI_73
#define LPDDR4__PI_BANK_DIFF__FLD LPDDR4__DENALI_PI_73__PI_BANK_DIFF
-#define LPDDR4__DENALI_PI_73__PI_ROW_DIFF_MASK 0x00000700U
-#define LPDDR4__DENALI_PI_73__PI_ROW_DIFF_SHIFT 8U
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+#define LPDDR4__DENALI_PI_73__PI_ROW_DIFF_MASK 0x00000700U
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#define LPDDR4__PI_ROW_DIFF__REG DENALI_PI_73
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+#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_WIDTH 32U
#define LPDDR4__PI_BIST_START_ADDRESS_0__REG DENALI_PI_96
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+#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_WIDTH 3U
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-#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOSET 0U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_SHIFT 8U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WIDTH 1U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOCLR 0U
+#define LPDDR4__DENALI_PI_134__PI_SELF_REFRESH_EN_WOSET 0U
#define LPDDR4__PI_SELF_REFRESH_EN__REG DENALI_PI_134
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-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_SHIFT 16U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WIDTH 1U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOCLR 0U
-#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOSET 0U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_SHIFT 16U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WIDTH 1U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOCLR 0U
+#define LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT_WOSET 0U
#define LPDDR4__PI_PWRUP_SREFRESH_EXIT__REG DENALI_PI_134
#define LPDDR4__PI_PWRUP_SREFRESH_EXIT__FLD LPDDR4__DENALI_PI_134__PI_PWRUP_SREFRESH_EXIT
@@ -2172,1300 +2172,1300 @@
#define LPDDR4__PI_SREFRESH_EXIT_NO_REFRESH__REG DENALI_PI_134
#define LPDDR4__PI_SREFRESH_EXIT_NO_REFRESH__FLD LPDDR4__DENALI_PI_134__PI_SREFRESH_EXIT_NO_REFRESH
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#define LPDDR4__PI_DLL_RST_ADJ_DLY__REG DENALI_PI_140
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+#define LPDDR4__DENALI_PI_142__PI_READ_MODEREG_WIDTH 17U
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+#define LPDDR4__DENALI_PI_145_READ_MASK 0xFF010F07U
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+#define LPDDR4__DENALI_PI_145__PI_RESERVED28_WIDTH 3U
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@@ -3712,42 +3712,42 @@
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#define LPDDR4__PI_WDQLVL_VREF_INITIAL_STOP_POINT_F0__FLD LPDDR4__DENALI_PI_211__PI_WDQLVL_VREF_INITIAL_STOP_POINT_F0
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